JPH0287397A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路における欠陥救済や評価のた
めの技術に関し、例えば半導体記憶装置に適用して有効
な技術に関する。

〔従来技術〕

半４体記憶装置の歩留まりを向上させるためには欠陥救
済ビットを備えた冗長構成を採用する二とができる。冗
長構成を利用して欠陥を救済するには、外部からテスト
パターンを与え、その結果を外部に蓄えて冗長構成のプ
ログラムを行う。従来このようなテストパターンの発生
や冗長プログラムは専用のテスト装置によって行われて
いた。

また、半導体記憶装置にはハードウェア的な欠陥のほか
に、アルファー線などの各種外乱によるソフトエラーな
どを生ずることがある。

尚、冗長による救済などの一環として行われる半導体集
積回路のテスト技術について記載された文献の例として
は昭和５８年１１月２８日に株式会社サイエンスフォー
ラム発行の「超ＬＳＩデバイスハンドブックＪ　Ｐ２５
４〜Ｐ２７７がある。

〔発明が解決しようとする課題〕

本発明者は冗長構成による欠陥救済について検討したと
ころ、従来は外部のテスト装置などを利用して半導体集
積回路の欠陥の有無を検査し、この結果に基づいて冗長
プログラムを行わなければならないため、半導体集積回
路の評価や欠陥救済に膨大な外部装置が必要になるとい
う問題点のあることが明らかにされた。しかも、欠陥が
ない場合には冗長構成は利用されないため、スペースフ
ァクタなどの観点から冗長構成によって救済可能な欠陥
セルの範囲には自ずから限界かあ、す、欠陥救済も中途
半端にならざるを得なかった。

本発明の目的は、欠陥に対する評価や救済を自ら行うこ
とができる半導体集積回路を提供することにある。また
本発明の別の目的は冗長構成だけでは救済しきれない欠
陥も救済することができる半導体集積回路を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、欠陥セルを判定するためのデス１〜パターン
を発生する手段と、テストパターンに基づいてセルの欠
陥を判定すると共にこの判定結果に基づいて冗長構成を
プログラムする欠陥救済制御手段とを含めて半導体集積
回路を構成するものである。

ハードウェア的な欠陥の救済を完全化するには、冗長構
成によって救済しきれない欠陥セルのデータを訂正する
エラー訂正手段をデータの読み出し系に設け、このエラ
ー訂正手段を、テストパターンに基づくセルの欠陥の有
無の判定結果に基づいてプログラムするようにしておく
ことが望ましい。

さらに、ソフトエラーにも対処するには、エラーチェッ
クコードを形成するエラーチエツクコート生成回路をデ
ータ書き込み系に設けると共に、エラーチェックコード
に基づいてデータビットの誤りを検出して訂正する誤り
検出訂正回路を上記エラー訂正手段の出力側に設けると
よい。

〔作　用〕

上記した手段によれば、半導体集積回路に内蔵されるテ
ストパターン発生手段と、欠陥救済制御手段は、外部テ
スト装置によらず半導体集積回路臼らが欠陥に対する評
価や欠陥救済を行うことを可能にする。冗長構成だけで
は救済しきれない欠陥に対してエラー訂正手段はハード
ウェア的な欠陥の救済を完全化し、さらにエラーチェッ
クコード生成回路や誤り検出訂正回路はソフトエラーに
対処する。

〔実　施　例〕

第１に図は本発明の１実施例である半導体記憶装置のブ
ロック図が示される。同図に示される半導体記憶装置は
、特に制限されないが、公知の半導体集積回路製造技術
によって１つの半導体基板に形成される。

第１図において１は複数個のメモリセルをマトリクス配
置したメモリセルアレイである。このメモリセルアレイ
１に含まれる図示しないメモリセルの選択端子は行毎に
ワード線に結合され、それらメモリセルのデータ入出力
端子は列毎にビット線に結合されている。同図において
２は上記メモリセルアレイ１に発生する欠陥ビットを救
済するための冗長セルアレイである。尚、本実施例にお
いて冗長セルアレイ２は、冗長ワード線に関して設けら
れているが、同様に冗長データ線に関しても構成するこ
とができる。

上記メモリセルアレイ１に含まれる図示しないワード線
はローアドレスデコーダ３の出力信号によって選択され
、また、冗長セルアレイ２に含まれる図示しない冗長ワ
ード線は冗長ローアドレスデコーダ４の出力信号によっ
て選択される。メモリセルアレイ１及び冗長セルアレイ
２に含まれるビット線はカラム選択回路５を介して図示
しないコモンデータ線に共通接続される。カラム選択回
路５によるビット線の選択はカラムアドレスデコーダ６
の出力信号によって行われる。

本実施例の半導体記憶装置は、ローアドレスバッファ７
に外部ローアドレス信号Ａｏｒを受けると共にカラムア
ドレスバッファ８に外部カラムアドレス信号Ａｏｃを受
けるが、更に欠陥に対する評価や救済を自ら可能にする
ためのアドレスカウンタ９を制御回路１０に備える。こ
のアドレスカウンタ９は全てのメモリセルを順番にアド
レシング可能なビット数を有し、テストパターン発生コ
ントローラ１１の制御に基づいてテストロ−アドレス信
号Ａｔｒ及びテストカラムアドレス信号Ａｔｃを所要の
順番に従って発生する。テストロ−アドレス信号Ａｔｒ
及び上記外部ローアドレス信号Ａｏｒはローアドレスマ
ルチプレクサ１２に供給され、制御回路１０から出力さ
れる制御信号φＳによってテストロ−アドレス信号Ａｔ
ｒ又は外部ローアドレス信号Ａｏｒの何れか一方がロー
アドレスデコーダ３や冗長ローアドレスデコーダ４に供
給される。上記デス１〜カラムアドレス信号Ａｔｃ及び
上記外部カラムアドレス信号Ａｏｃはカラムアドレスマ
ルチプレクサ１３に供給され、上記制御信号φＳによっ
てテストカラムアドレス信号Ａ　ｔ　ｃ又は外部カラム
アドレス信号Ａｏｃの何れか一方がカラムアドレスデコ
ーダ６に供給される。

アドレシングされたメモリセルに対するデータの読み出
し及び書き込みは書き込み読み出し回路１４が行う。こ
の書き込み読み出し回路１４は、半導体記憶装置の外部
へのデータの読み出し制御と外部から供給されるデータ
の書き込み制御とを行うと共に、制御回路１０から与え
られるテストデータの書き込み制御並びに書き込まれた
ナス１〜データの制御回路１０への読み出し制御を行い
、その切り換えは制御信号φＳによって行われる・テス
トデータの発生は、アドレスカウンタ９に６よるテスト
アドレス信号Ａｔｒ、Ａｔｃの発生制御に呼応してテス
トパターン発生コントローラＩＪが行う。

ここで、制御回路１０は外部から供給されるテスＩ−信
号ＴＥＳＴがアサートされるとテストモートが設定され
る。テストモードとは半導体記憶装置の欠陥に対する評
価や救済を自ら行う動作モードとされる。テストモード
が設定されると、制御信号φＳにより、ローアドレスマ
ルチプレクサ１２はテストロ−アドレス信号Ａｔｒを選
択し、カラムアドレスマルチプレクサ１３はデス１−カ
ラムアドレス信号Ａｔｅを選択し、書き込み読み出し制
御回路１４は制御回路１０とインタフェースする状態を
選択する。斯るデス１−モードにおいて、テストパター
ン発生コントローラ１１は、アドレスカウンタ９にテス
トアドレス信号Ａｔｒ、ＡｔＣを順次発生させ、これに
よってアドレシングされるメモリセルに論理「１」又は
論理、「０」のテストデータを順次書き込み制御し、−
通り書き込みを終えた後に当該書き込みデータを再び読
み出し制御する。制御回路１０に含まれる欠陥救済コン
トローラ１６は書き込むべきテストデータと読み出され
たテストデータとをアドレス対応で比較判別し、欠陥の
あるアドレスに対しては、冗長プログラム回路１７によ
り冗長ローアドレスデコーダ４及び冗長セルアレイ２を
プログラムして冗長救済する。冗長セルアレイ２によっ
ても救済しきれない欠陥が残った場合、欠陥救済コント
ローラ１６はそのような欠陥の存在をアドレス対応で保
持しておく。尚、制御回路１０に含まれるタイミングコ
ントローラ１８は半導体記憶装置の内部タイミングを規
定する各種制御信号を生成するための制御論理である。

書き込み読み出し回路１４において外部へのデータ読み
出し側に結合されたエラー訂正回路２０は冗長セルアレ
イ２によっても救済しきれない欠陥を救済するためにそ
の欠陥セルのデータを訂正する。訂正すべきデータのア
ドレス及び誤りデータの論理値は欠陥救済コントローラ
１６からエラー訂正プログラム回路２１に与えられて保
持される。このエラー訂正プログラム回路２１は、特に
制限されないが、外部からの書き込みデータと外、部ロ
ーアドレス信号Ａｏｒ並びに外部カラムアＩ・レス信号
Ａｏｃが供給され、外部ローアドレス信号Ａｏｒ及び外
部カラムアドレス信号Ａｏｃによるアクセスアドレスが
欠陥セルアドレスに一致するかの判別を行い、書き込み
動作においてその一致が判別されるとそのときの書き込
みデータをアドレス対応で保持する。読み出し動作にお
いてアクセスアドレスが欠陥セルアドレスに一致するこ
とを判別したときは、当該アクセスアドレスに対応して
エラー訂正プログラム回路２１が保持する書き込みデー
タをエラー訂正回路２０に与え、このデータによってそ
のときの読み出しデータを訂正して出力させる。

更に本実施例の半導体記憶装置は、ハードウェア的なメ
モリセルの欠陥に対する救済のほかに。

アルファー線などの外乱によるソフトエラーなどに対す
るエラー訂正も可能にされている。例えば、エラーチェ
ックコードを形成するエラーチェックコード生成回路２
２をデータ書き込み系に設けると共に、エラーチェック
コードに基づいてデータピントの誤りを検出して訂正す
る誤り検出訂正回路２３を上記エラー訂正回路２０の出
力側に設ける。これらエラーチェックコード生成回路２
２及び誤り検出訂正回路２３は所謂ＦＣＣ（エラー・コ
レクティング・コード）回路やＣＲＣ（サイクリック・
リダンダンシ・コレクティング）回路を構成し、単数も
しくは複数ビットのエラー訂正が可能される。尚、エラ
ーチェックコード生成回路２２及び誤り検出訂正回路２
３は外部と直接インタフェースされるデータ入出力バッ
ファ２４に結合されている。

次に本実施例の動作を説明する。

本実施例の半導体記憶装置に対する欠陥救済のためのテ
ストに際しては外部からテスト信号ＴＥＳＴをアサート
すればよい。これによりテストモードが設定されると、
第２図に示されるように、制御回路１０からテストパタ
ーンが発生され、このナス１−パターンに従ってテスト
データがメモリセルアレイ１に書き込まれる。書き込ま
れたテストデータは再び制御回路１０に読み出され、こ
れに基づいて欠陥の有無が判別される。欠陥がある場合
には欠陥救済コントロメーラ１１の制御に基づいて冗長
構成による救済が行われる。そして、冗長構成によって
も救済し切れない欠陥が残っている場合には、エラー訂
正プログラム回路２１に断る訂正すべきデータのアドレ
ス及び誤りデータの論理値を与えてエラー訂正回路２０
に欠陥セルからの読み出しデータを訂正可能にする。

上記実施例によれば以下の作用効果を得るものである。

（１）テストモードが設定されることにより、半導体記
憶装置は、欠陥メモリセルを判定するためのテスｉ・パ
ターンを発生すると共に、このテストパターンに基づい
てメモリセルの欠陥を判定し、この判定結果に基づいて
冗長構成をプログラムするから、外部テスト装置によら
ず半導体記憶装置臼らが欠陥に対する評価や欠陥救済を
行うことができる。

（２）冗長構成によって救済しきれないハードウェア的
な欠陥があっても、テストパターンに基づくセルの欠陥
の有無の判定結果に基づいて当該冗長構成によって救済
しきれない欠陥セルのデータをエラー訂正回路２ｏで訂
正することができるから、ハードウェア的な欠陥の救済
を完全化することができる。

（３）エラーチェックコードを形成するエラーチェック
コード生成回路２２並びにエラーチェックコードに基づ
いてデータビットの誤りを検出して訂正する誤り検出訂
正回路２３を備えることにより、ソフトエラーにも対処
することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは乞うまでもない。

冗長構成によっても救済しきれない欠陥を救済するため
のエラー訂正回路やその制御手段の構成は上記実施例に
限定されず適宜変更することができる。例えば、訂正す
べきデータのアドレスを保持し、このアドレスに一致す
るアドレスに対する書き込み動作に際してそのときのデ
ータを蓄えておき、当該アドレスのデータが読み出され
るときにはメモリセルデータの代わりにその保持データ
を出力するようにしてもよい。

また、ＦＣＣやＣＲＣ回路は必ずしも設ける必要はない
。

以−ヒの説明では主として本発明者によってなされた発
明をその背景となった利用分野である半導体記憶装置に
適用した場合について説明したが、本発明はそれに限定
されるものではなく、その他各種の半導体集積回路に適
用することができる。

本発明は、少なくとも冗長構成を持つ条件のものに適用
することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路は、欠陥メモリセルを判定す
るためのテストパターンを発生すると共に、このテスト
パターンに基づいてメモリセルの欠陥を判定し、この判
定結果に基づいて冗長構成をプログラムするから、外部
テスト装置によらず半導体集積回路向らが欠陥に対する
評価や欠陥救済を行うことができるという効果がある。

さらに冗長構成によって救済しきれないハードウェア的
な欠陥があっても、テストパターンに基づくセルの欠陥
の有無の判定結果に基づいて当該冗長構成によって救済
しきれない欠陥セルのデータを訂正することができるか
ら、ハードウェア的な欠陥の救済を完全化することがで
きるという効果がある。

そして、エラーチェックコードを形成するエラーチエツ
クコート生成回路並びにエラーチェックコードに基づい
てデータピッ１〜の誤りを検出して訂正する誤り検出訂
正回路を備えることにより、ラフ１〜エラーにも対処す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体記憶装置のブロ
ック図、 第２図は第１図に示される半導体記憶装置の欠陥救済動
作の一例を示すフローチャ＝１−である。 １・・メモリセルアレイ、２・・冗長セルアレイ、４　
冗長ローアドレスデコーダ、９・アドレスカウンタ、１
１・・・テストパターン発生コントローラ、１４・・書
き込み読み出し回路、１６・・欠陥救済コントローラ、
１７・冗長プログラム回路、２０工ラー訂正回路、２１
・・・エラー訂正プログラム回路、２２・エラーチェッ
クコード生成回路、２３・誤り検出訂正回路。 第２図

Claims (1)

1. 【特許請求の範囲】 １、欠陥セルを代替すべき冗長構成を備えた半導体集積
   回路において、欠陥セルを判定するためのテストパター
   ンを発生する手段と、テストパターンに基づいてセルの
   欠陥を判定すると共に、この判定結果に基づいて冗長構
   成をプログラムする欠陥救済制御手段とを含む半導体集
   積回路。 ２、冗長構成によって救済しきれない欠陥セルのデータ
   を訂正するエラー訂正手段をデータの読み出し系に設け
   、このエラー訂正手段を、テストパターンに基づくセル
   の欠陥の有無の判定結果に基づいてプログラムする請求
   項１記載の半導体集積回路。 ３、エラーチェックコードを形成するエラーチェックコ
   ード生成回路をデータ書き込み系に設けると共に、エラ
   ーチェックコードに基づいてデータビットの誤りを検出
   して訂正する誤り検出訂正回路を上記エラー訂正手段の
   出力側に設けた請求項２記載の半導体集積回路。