KR20080010868A - 램 테스트 및 고장처리 시스템 - Google Patents

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KR20080010868A KR1020060071523A KR20060071523A KR20080010868A KR 20080010868 A KR20080010868 A KR 20080010868A KR 1020060071523 A KR1020060071523 A KR 1020060071523A KR 20060071523 A KR20060071523 A KR 20060071523A KR 20080010868 A KR20080010868 A KR 20080010868A
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Abstract

본 발명은 램이 구비되어 있는 디바이스 내에 BIST(Built In Self Test) 및 BISR(Built In Self Repair)회로를 추가시켜 자동으로 생성된 테스트 패턴으로 램을 테스트하고, 테스트 결과 고장 비트(fail bit)가 존재하면 정상적인 비트로 재 생성(Repair)시키는 램 테스트 및 고장처리 시스템에 관한 것으로, 램 테스트 및 고장처리 시스템에 있어서, 메인 램(main Ram)과 여분 셀(Redundancy cell)로 이루어진 램과, 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)를 저장하는 내부 레지스터와, 디바이스에 전원 온되면 시스템 클럭과 테스트 패턴을 생성시켜 시스템 클럭을 이용하여 램에 상기 테스트 패턴을 기록한 후 상기 기록된 테스트 패턴을 내부 비교기를 통해 다시 읽어 들여 테스트 패턴과 비교하고, 비교결과 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)가 상기 내부 레지스터에 저장되도록 하는 고장처리부를 포함하는 제 1 오퍼레이팅부; 및 상기 디바이스 입력으로 램 액세스에 관한 신호가 입력되면 램 셀에 액세스할 수 있는 어드레스를 생성하는 램 어드레스 카운터와, 상기 램 어드레스 카운터에서 생성된 어드레스가 고장 어드레스(fail address)와 일치하는지를 비교하여 치환시키는 비교기로 구성된 제 2 오퍼레이팅부로 이루어진 것을 특징으로 한다.
램, 자동 테스트, 자동 고장처리, BIST, BISR, 프로그램

Description

램 테스트 및 고장처리 시스템{BUILT IN SELF TEST AND BUILT IN SELF REPAIR SYSTEM}
도 1은 기존의 램 테스트 및 고장처리 시스템을 설명하기 위한 도면,
도 2는 본 발명의 개념을 설명하기 위한 도면,
도 3은 본 발명에 따른 본 발명에 따른 램 테스트 및 고장처리 시스템에서의 데이터 흐름을 설명하기 위한 도면,
도 4는 본 발명에 따른 램 테스트 및 고장처리 시스템의 구성을 설명하기 위한 도면이다.
*** 도면의 주요부분에 대한 부호 설명 ***
100 : 제 1 오퍼레이팅부
110 : 램
120 : 내부 레지스터
130 : 고장처리부
131 : 내부 비교기
200 : 제 2 오퍼레이팅부
210 : 어드레스 카운터
220 : 비교기
본 발명은 램 테스트 및 고장처리 시스템에 관한 것이다.
특히, 램이 구비되어 있는 디바이스 내에 BIST(Built In Self Test) 및 BISR(Built In Self Repair)회로를 추가시켜 자동으로 생성된 테스트 패턴으로 램을 테스트하고, 테스트 결과 고장 비트(fail bit)가 존재하면 정상적인 비트로 재 생성(Repair)시키는 램 테스트 및 고장처리 시스템에 관한 것이다.
도 1은 기존의 램 테스트(ram test) 및 고장 처리(repair) 방법을 설명하기 위한 도면으로서, 첨부 도면 도 1은 테스트 패턴을 출력하는 테스트 패턴 출력장치(10)와, 상기 테스트 패턴 출력장치(10)로부터 입력받아 기록하는 램(21)을 구비하고 있는 디스플레이 드라이버 아이시(20)와, 상기 램(21)에 기록된 데이터를 읽어들여 쓰기 패턴과 일치하는지를 비교하고, 비교결과 일치하는 경우 정상비트로 판정하고 일치하지 않는 경우 고장비트로 판정하여 그 결과를 출력하는 고장비트 검출장치(30)와, 상기 고장비트 검출장치(30)로부터 고장비트로 판정된 비트에 레이저 빔을 주사시켜 고장비트를 물리적으로 녹이고, 고장 비트에 여분 셀을 연결시키는 고장처리장치(40)로 구성된다.
상기와 같이 구성된 램 고장 테스트 및 처리 시스템의 작용에 대해서 설명하면 다음과 같다.
먼저, 램(21)이 구비된 디스플레이 드라이브 아이시(20)의 입력단에 테스트 패턴 츨력장치(10)를 연결시키고 출력단에 고장비트 검출장치(30)를 연결시키고, 고장비트 검출장치(30)에 고장처리장치(40)가 연결되도록 한다.
상기와 같이 모든 장치를 연결한 후 테스트 패턴 출력장치(10)에 미리 저장되어 있는 테스트 패턴이 디스플레이 드라이브 아이시(20)에 기록되도록 한다.
그런 다음 상기 디스플레이 드라이브 아이시(20)의 출력단에 연결된 고장비트 검출장치(30)를 통해 상기 램(21)에 기록된 데이터를 읽어들인다.
고장비트 검출장치(30)는 읽어들인 데이터와 미리 저장되어 있는 쓰기 패턴 데이터를 비교하여 일치하는지를 판단하고, 일치하지 않는 경우 일치하지 않는 부분의 비트를 고장비트로 판정하여 상기 고장처리장치(40)로 출력한다.
그러면 고장처리장치(40)는 램(21)의 해당 비트에 레이저 빔을 주사시켜 해당 비트를 녹이고 고장비트에 여분의 셀을 연결시켜 램이 정상적으로 동작되도록 한다.
상기와 같은 기존의 램 테스트 및 고장처리 시스템은 테스트 패턴을 외부에서 입력받아야 하고 이에 출력과 예상되는 패턴을 비교회로를 통해 비교하는 과정이 반드시 필요하기 때문에 별도의 장치들이 필요할 뿐만 아니라 램 테스트 시간이 많이 소요된다는 문제점이 있다.
또한, 기존의 램 테스트 및 고장처리 시스템은 고가의 레이저(laser) 장비를 이용하여 물리적으로 녹여(fusing)준 후 정상적으로 동작할 수 있는 여분 셀을 연결시켜 주는 작업이 필요하므로, 고장처리 시스템을 구축하는데, 많은 설비비용이 소요된다는 문제점이 있다.
본 발명은 상기와 같은 기존 기술의 문제점을 해소시키기 위해 안출된 것으로, 본 발명의 목적은 램이 구비되어 있는 디바이스 내에 BIST(Built In Self Test) 및 BISR(Built In Self Repair)회로를 추가시켜 자동으로 생성된 테스트 패턴으로 램을 테스트하고, 테스트 결과 고장 비트(fail bit)가 존재하면 정상적인 비트로 재생성(Repair)시키는 램 테스트 및 고장처리 시스템을 제공하는데 있다.
상기와 같은 기술적 과제를 해결하기 위하여 제안된 본 발명의 일 실시예는, 램 테스트 및 고장처리 시스템에 있어서, 메인 램(main Ram)과 여분 셀(Redundancy cell)로 이루어진 램과, 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)를 저장하는 내부 레지스터와, 디바이스에 전원 온되면 시스템 클럭과 테스트 패턴을 생성시켜 시스템 클럭을 이용하여 램에 상기 테스트 패턴을 기록한 후 상기 기록된 테스트 패턴을 내부 비교기를 통해 다시 읽어 들여 테스트 패턴과 비교하고, 비교결과 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)가 상기 내부 레지스터에 저장되도록 하는 고장처리부를 포함하는 제 1 오퍼레이팅부; 및 상기 디바이스 입력으로 램 액세스에 관한 신호가 입력되면 램 셀에 액세스할 수 있는 어드레스를 생성하는 램 어드레스 카운터와, 상기 램 어드레스 카운터에서 생성된 어드레스가 고장 어드레스(fail address)와 일치하는지를 비교하여 치환시키는 비교기로 구성된 제 2 오퍼레이팅부로 이루어진 것을 특징으로 한다.
또한 본 발명의 다른 실시예는, 램 테스트 및 고장처리 방법에 있어서, (1) 고장처리부는, Device의 Power가 인가되면, 리셋(Reset)이 풀리면서, 자동 테스트 온 신호(BIST On)로 하이레벨의 신호를 생성시키는 한편 내부적으로 시스템 클럭(System clock)이 생성되도록 하는 과정; (2) 고장처리부는, 상기 시스템 클럭(System clock)과 자동 테스트 온 신호(BIST On)가 되면, 시스템 클럭(System clock)으로 생성한 쓰기(Write) 신호와 램 어드레스(bist_addr)와, 램 쓰기 데이터를 램으로 출력시키는 과정; (3) 고장처리부는, 상기 시스템 클럭(System Clock)으로 생성한 읽기(Read) 신호를 램으로 출력시키는 과정; (4) 고장처리부는 상기 램(ram)에서 읽어 들인 데이터(read_out_data)를 다시 입력으로 받는 과정; (5) 고장처리부는 회로 내부의 비교기(comparator)를 통해서 쓰기 데이터(write data)와 재 입력받은 읽기 데이터(read_out_data)를 비교하는 과정; (6) 고장처리부는 쓰기 데이터와 읽기 데이터가 같으면 통과(pass)시키고, 다르면 리드된 램의 고장 조정 신호를 출력하는 내부 레지스터로 출력하면, 내부 레지스터는 시스템 클럭에 맞춰 저장하는 과정; (7) 고장처리부는 모든 메인 램 셀과 여부 셀에 대해 고장 테스트를 완료하면 main ram cell과 redundancy회로의 check를 모두 끝나면, 자동 테스트 온 신호(BIST On)로 로우레벨의 신호를 생성시켜 출력하는 과정; (8) 어드레스 카운터는 디바이스 입력으로 쓰기 신호와 데이터를 입력받는 경우 램 액세스 어드레스(ram access address)를 증가 또는 감소시키면서, 상기 내부 레지스터로부터 입력받은 고장 어드레스(fail address)와 비교하는 과정; 및 (9) 어드레스 카운터는, 상기 비교 값이 다르다면, 계속적으로 값을 증가 또는 감소시킨 실제 램 어드레스(real ram address)를 램(ram)으로 출력시켜 램 어드레스로 읽기/쓰기가 이루어지도록 하는 과정으로 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 램 테스트 및 고장처리 시스템에 대해 상세하게 설명한다.
본 발명이 적용되어 램 테스트 및 고장처리 시스템은 첨부 도면 도 2에 도시된 바와 같이 디스플레이 드라이버 아이시(300) 내부에 램 테스트 및 고장처리 시스템(400)이 마련되어 있어, 디스플레이 드라이버 아이시(300)에 전원이 공급되는 경우 디스플레이 드라이버 아이시(300)에 마련된 램(110)에 고장비트가 있는지 진단하고 고장비트가 발견되는 경우 여분 셀로 대치시켜 램(110)이 정상동작을 수행할 수 있도록 한다.
상기와 같이 작동하는 램 테스트 및 고장처리 시스템(400)은 첨부 도면 도 4에 도시된 바와 같이 크게 제 1 오퍼레이팅부(100)와, 제 2 오퍼레이팅부(200)로 이루어진다.
상기 제 1 오퍼레이팅부(100)는 메인 램(main Ram)과 여분 셀(Redundancy cell)로 이루어진 램(110)과, 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)를 저장하는 내부 레지스터(120)와, 디바이스에 전원 온되면 시스템 클럭과 테스트 패턴을 생성시켜 시스템 클럭을 이용하여 램(110)에 상기 테스트 패턴을 기록한 후 상기 기록된 테스트 패턴을 내부 비교기(131)를 통해 다시 읽어 들여 테스트 패턴과 비교하고, 비교결과 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)가 상기 내부 레지스터(120)에 저장되도록 하는 고장처리부(130)로 구성된다.
상기 고장처리부(130)에 의해 생성된 테스트 패턴은 램(110)에 쓰기/읽기 될 데이터로, 램 비트 셀에 1과 0을 교대로 기록할 수 있는 1과 0의 데이터 조합으로 이루어지며, 상기 테스트 패턴은 디바이스에 전원이 인가된 후 상기 고장처리부(130)의 회로 구성에 따라 패턴 데이터가 생성된다.
상기 제 2 오퍼레이팅부(200)는 상기 디바이스 입력으로 램 액세스에 관한 신호가 입력되면 램 셀에 액세스할 수 있는 어드레스를 생성하는 램 어드레스 카운터(210)와, 상기 램 어드레스 카운터에서 생성된 어드레스가 고장 어드레스(fail address)와 일치하는지를 비교하여 치환시키는 비교기(220)로 구성된다.
상기 램 어드레스 카운터(210)는 고장 셀(fail cell)과 고장 조정 어드레스가 생성되면 상기 고장 셀 어드레스를 대체될 수 있는 여분 셀(redundancy cell)의 어드레스로 치환된다.
상기와 같이 구성된 램 테스트 및 고장처리 시스템의 작용에 대해 설명하면 다음과 같다.
먼저, 첨부 도면 도 3 및 도 4에 도시된 바와 같이 고장처리부(130)는 디바이스(Device)에 전원(Power)이 인가되면 리셋(Reset)이 풀리면서, 자동 테스트 온 신호(BIST On)로 하이레벨의 신호(도 3의 T1 구간)를 생성시키는 한편 내부적으로 시스템 클럭(System clock)을 생성시킨다.
그리고 고장처리부(130)는 상기 시스템 클럭(System clock)과 자동 테스트 온 신호(BIST On)가 되면, 시스템 클럭(System clock)으로 생성한 쓰기(Write) 신호와 램 어드레스(bist_addr)와, 램 쓰기 데이터를 램(110)으로 출력시킨다. 이때, 상기 램 쓰기 데이터는 상기 디바이스에 전원이 인가된 후 자동으로 생성된 테스트 패턴인 하이레벨의 값이다.
상기와 같이 램 쓰기 데이터를 램(110)으로 출력시킨 후 고장처리부(130)는 상기 시스템 클럭(System Clock)으로 생성한 읽기(Read) 신호를 램(110)으로 출력시킨다.
그리고 고장처리부(130)는 상기 램(ram)에서 읽어 들인 데이터(read_out_data)를 다시 입력으로 받고, 회로 내부에 구비된 비교기(comparator, 131)를 통해서 쓰기 데이터(write data)와 재 입력받은 읽기 데이터(read_out_data)를 비교한다.
상기 비교 결과 쓰기 데이터와 읽기 데이터가 같으면 고장처리부(130)는 통과(pass)시키고, 다르면 리드된 램(110)의 고장 조정신호를 내부 레지스터(120)로 출력하면, 내부 레지스터(120)는 시스템 클럭에 맞춰 고장 조정신호를 저장한다.
그리고 고장처리부(130)는 모든 메인 램 셀과 여부 셀에 대해 고장 테스트를 완료하면 메인 램 셀(main ram cell)과 여부 셀(redundancy cell)을 체크하여 모든 셀에 대해 체크가 완료되면 자동 테스트 온 신호(BIST On)로 로우레벨의 신호(도 3의 T2 구간)를 생성시켜 출력한다.
한편, 어드레스 카운터(210)는 디바이스 입력으로 쓰기 신호와 데이터를 입력받는 경우 램 셀에 액세스할 수 있는 어드레스를 생성하고, 비교기(220)를 통해 상기 램 액세스 어드레스(ram access address)를 증가 또는 감소시키면서, 상기 내부 레지스터(120)로부터 입력받은 고장 어드레스(fail address)와 비교한다.
상기 비교결과 상기 비교 값이 다르면, 비교기(220)는 어드레스 카운터(210)로 하여금 계속적으로 값을 증가 또는 감소시킨 실제 램 어드레스(real ram address)를 램(ram)으로 출력시킬 수 있도록 하여 램 어드레스로 읽기/쓰기가 이루 어지도록 한다.
상기 비교결과 상기 비교 값이 같으면 비교기(220)는 어드레스 카운터(210)로 하여금 어드레스 카운터 값을 여분 셀(redundancy cell)의 어드레스(address) 값으로 대치시켜 실제 램 어드레스(real ram address)로 램(ram, 110)에 출력시킬 수 있도록 한다.
이상의 본 발명은 상기 실시예들에 의해 한정되지 않고, 당업자에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 포함되는 본 발명의 취지와 범위에 포함된다.
상기와 같은 구성 및 작용 그리고 바람직한 실시예를 가지는 본 발명은 램 테스트 과정에서 램 테스트 시 소요되는 시간적 손실(loss)을 감소시켜, 램 테스트에 소요되는 전체 시간을 줄일 수 있도록 하는 효과가 있다.
또한, 본 발명은 추가된 여분(redundancy) 셀만큼 고장(fail)이 발생한 램 셀을 레이저와 같은 하드웨어 장비를 통해서가 아니라 프로그래밍된 회로를 통해서 고장처리가 이루어질 수 있도록 하여 고장 셀을 처리하기 위해 추가적인 비용없이 디바이스 전체의 양품율(yield)에서 램 비트 결함(defect)의 손실(loss)을 줄일 수 있도록 하는 효과가 있다.

Claims (7)

  1. 램 테스트 및 고장처리 시스템에 있어서,
    메인 램(main Ram)과 여분 셀(Redundancy cell)로 이루어진 램과, 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)를 저장하는 내부 레지스터와, 디바이스에 전원 온되면 시스템 클럭과 테스트 패턴을 생성시켜 시스템 클럭을 이용하여 램에 상기 테스트 패턴을 기록한 후 상기 기록된 테스트 패턴을 내부 비교기를 통해 다시 읽어 들여 테스트 패턴과 비교하고, 비교결과 고장 어드레스(fail address)와 정상 여분 어드레스(good redundancy address)가 상기 내부 레지스터에 저장되도록 하는 고장처리부를 포함하는 제 1 오퍼레이팅부; 및
    상기 디바이스 입력으로 램 액세스에 관한 신호가 입력되면 램 셀에 액세스할 수 있는 어드레스를 생성하는 램 어드레스 카운터와, 상기 램 어드레스 카운터에서 생성된 어드레스가 고장 어드레스(fail address)와 일치하는지를 비교하여 치환시키는 비교기로 구성된 제 2 오퍼레이팅부;
    로 이루어진 것을 특징으로 하는 램 테스트 및 고장처리 시스템.
  2. 제 1 항에 있어서, 상기 고장처리부에 의해 생성된 테스트 패턴은,
    램에 쓰기/읽기 될 데이터로, 램 비트 셀에 1과 0을 교대로 기록할 수 있는 1과 0의 데이터 조합으로 이루어진 것을 특징으로 하는 램 테스트 및 고장처리 시스템.
  3. 제 2 항에 있어서, 상기 테스트 패턴은,
    디바이스에 전원이 인가된 후 상기 고장처리부의 회로 구성에 따라 패턴 데이터가 생성되는 것을 특징으로 하는 램 테스트 및 고장처리 시스템.
  4. 제 1 항에 있어서, 상기 램 어드레스 카운터는,
    고장 셀(fail cell)과 고장 조정 어드레스가 생성되면 상기 고장 셀 어드레스를 대체될 수 있는 여분 셀(redundancy cell)의 어드레스로 치환시키는 것을 특징으로 하는 램 테스트 및 고장처리 시스템.
  5. 램 테스트 및 고장처리 방법에 있어서,
    (1) 고장처리부는, 디바이스로 전원이 인가되면, 리셋(Reset)이 풀리면서, 자동 테스트 온 신호(BIST On)로 하이레벨의 신호를 생성시키는 한편 내부적으로 시스템 클럭(System clock)을 생성시키는 과정;
    (2) 고장처리부는, 상기 시스템 클럭(System clock)과 자동 테스트 온 신 호(BIST On)가 되면, 시스템 클럭(System clock)으로 생성한 쓰기(Write) 신호와 램 어드레스(bist_addr)와, 램 쓰기 데이터를 램으로 출력시키는 과정;
    (3) 고장처리부는, 상기 시스템 클럭(System Clock)으로 생성한 읽기(Read) 신호를 램으로 출력시키는 과정;
    (4) 고장처리부는 상기 램(ram)에서 읽어 들인 데이터(read_out_data)를 다시 입력으로 받는 과정;
    (5) 고장처리부는 회로 내부의 비교기(comparator)를 통해서 쓰기 데이터(write data)와 재 입력받은 읽기 데이터(read_out_data)를 비교하는 과정;
    (6) 고장처리부는 쓰기 데이터와 읽기 데이터가 같으면 통과(pass)시키고, 다르면 리드된 램의 고장 조정신호를 내부 레지스터로 출력하고, 내부 레지스터는 시스템 클럭에 맞춰 상기 고장 조정신호를 저장하는 과정;
    (7) 고장처리부는 모든 메인 램 셀과 여부 셀에 대해 고장 테스트를 완료하면 메인 램 셀(main ram cell)과 여분 셀(redundancy cell)에 대해 체크가 종료되면, 자동 테스트 온 신호(BIST On)로 로우레벨의 신호를 생성시켜 출력하는 과정;
    (8) 어드레스 카운터는 디바이스 입력으로 쓰기 신호와 데이터를 입력받는 경우 램 액세스 어드레스(ram access address)를 증가 또는 감소시키면서, 상기 내부 레지스터로부터 입력받은 고장 어드레스(fail address)와 비교하는 과정; 및
    (9) 어드레스 카운터는, 상기 비교 값이 다르다면, 계속적으로 값을 증가 또는 감소시킨 실제 램 어드레스(real ram address)를 램(ram)으로 출력시켜 램 어드레스로 읽기/쓰기가 이루어지도록 하는 과정;
    로 이루어진 것을 특징으로 하는 램 테스트 및 고장처리 방법.
  6. 제 5 항에 있어서, 상기 (9) 과정에서,
    상기 비교 값이 같다면, 어드레스 카운터는 어드레스 카운터 값을 여분 셀(redundancy cell)의 어드레스(address) 값으로 대치시켜 실제 램 어드레스(real ram address)로 램(ram)에 출력하는 과정을 더 포함하는 것을 특징으로 하는 램 테스트 및 고장처리 방법.
  7. 제 5 항에 있어서, 상기 (2) 과정에서, 상기 램 쓰기 데이터는,
    상기 디바이스에 전원이 인가된 후 자동으로 생성된 테스트 패턴인 하이레벨의 값인 것을 램 테스트 및 고장처리 방법.
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