KR20020068768A

KR20020068768A - 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치

Info

Publication number: KR20020068768A
Application number: KR1020010009030A
Authority: KR
Inventors: 이동순
Original assignee: 삼성전자 주식회사
Priority date: 2001-02-22
Filing date: 2001-02-22
Publication date: 2002-08-28

Abstract

여기에 개시된 반도체 장치는, 다수 개의 로우 리던던시와 다수 개의 칼럼 리던던시를 가진 메모리와, 상기 메모리에서 발생된 불량에 대한 어드레스 정보를 저장하는 퓨즈와, 상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하기 위한 빌트 인 셀프 테스트(Built In Self Test ; BIST) 회로, 그리고 상기 퓨즈에 저장된 어드레스 정보와 상기 BIST 회로로부터 검출된 불량에 대한 로우 및 칼럼 어드레스 정보에 응답해서 리페어된 어드레스를 상기 메모리로 발생하기 위한 빌트 인 셀프 리페어(Built In Self Repair ; BISR) 회로를 포함한다. 상기 BISR 회로는, 상기 빌트 인 셀프 리페어 회로의 제반 동작을 제어하기 위한 BISR 컨트롤러, 및 상기 퓨즈의 재핑(zapping) 여부와 상기 BISR 컨트롤러의 제어에 응답해서 상기 퓨즈에 저장된 어드레스 정보 또는 상기 메모리에 발생된 불량에 대한 로우 및 칼럼 어드레스 정보들을 저장하기 위한 레지스터 회로를 포함한다. 이와 같은 구성의 BIST/BISR 회로는 종래에 비해 간단한 회로 구성을 가지며 셀프 테스트와 셀프 리페어를 수행하는데 소요되는 시간이 현저히 감소된다.

Description

내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING BUILT-IN SELF REPAIR CIRCUIT FOR EMBEDDED MEMORY}

본 발명은 내장 메모리(embedded memory)를 위한 자체 테스트 및 리페어에 관한 것으로, 좀 더 구체적으로는 내장 메모리를 위한 빌트 인 셀프 리페어 회로(built-in self repair; BISR)를 구비하는 반도체 장치에 관한 것이다.

최근 들어 코어 기반 집적 회로(core-based integrated circuit) 설계가 증가하고 있다. 이는, 시스템 온 칩(system on chip ; SOC) 설계가 새로운 설계 경향으로 널리 인식되고 있음을 의미한다. 따라서, 상기와 같은 집적 회로 설계에서, 중앙 처리 장치(central processing unit; CPU)를 비롯한 메모리 코어 또는 아날로그 코어들이 자주 이용되고 있으며, 다양한 종류의 코어들을 여러 개 내장한 집적 회로들이 개발되고 있는 추세이다.

오늘날, 반도체 제조 기술의 발전은 다이(die) 사이즈를 유지하면서 높은 메모리 용량을 획득할 수 있게 되었다. 그러나, 회로 내에 내장된 메모리는, 그 구조가 매우 복잡하고 다른 로직 블록들에 비해 더욱 많은 신호들을 공유하기 때문에, 더 높은 불량 발생 가능성을 가지게 되었다. 이러한 문제점을 해결하기 위해서, 설계 기술자들은 내장 메모리에 리던던시(redundancy)를 추가하게 되었다.

일반적으로, 반도체 메모리 장치들은 외부 메모리 테스터(external memory tester) 또는 자동 테스트 장치(automatic test machine ; ATE)를 사용해서 소프트웨어적으로 리페어 알고리즘을 수행하여 리페어가 가능한 지를 판별한 후, 물리적 리페어(physical repair)(일반적으로, laser zapping)를 수행한다. 이와 같은 방법으로 SOC를 테스트하기 위해서는, SOC에 내장된 코어(core)에 대한 테스트와 SOC에 내장된 메모리에 대한 테스트가 별도로 수행되어야 하는 문제가 발생될 뿐만 아니라, 테스트를 수행하기 위한 외부 핀들이 SOC 상에 추가적으로 요구되는 문제가 발생된다. 그 결과, 테스트 과정이 복잡해질 뿐만 아니라 칩의 생산 단가가 증가하게 된다.

이와 같은 문제점들을 해결하기 위해서, SOC 내부에는 SOC 자체를 테스트하기 위한 빌트 인 셀프 테스트(Built In Self Test ; BIST)회로와, BIST에 의한 검사 결과를 가지고 리페어(repair) 가능한지 여부를 판단하고 소프트웨어(software)적으로 칩 내부에서의 자체적인 리페어를 수행하기 위한 빌트 인 셀프 리페어(Built In Self Repair ; BISR) 회로를 구비한다. BISR은 기존의 테스트 장비와 달리, 물리적 리페어를 수행하지 않고 칩 자체에 리페어 알고리즘을 탑재하여 리페어 가능 여부를 스스로 판별한 후, 리페어 가능한 경우 소프트웨어적으로 논리적 리페어(logical repair)를 수행한다. 이와 같은 BIST 및 BISR을 구비한 회로들은 Irrinki 등에 의해 취득된 1999년 11월, U. S. Pat. No. 5,987,632, "METHOD OF TESTING MEMORY OPERATIONS EMPLOYING SELF-REPAIR CIRCUITRY AND PERMANENTLY DISABLING MEMORY LOCATIONS"와, 2000년 5월, U. S. Pat. No. 6,067,262, "REDUNDANCY ANALYSIS FOR EMBEDDED MEMORIES WITH BUILT-IN SELF TEST AND BUILT-IN SELF REPAIR"에 개시되어 있다.

도 1은 다중 리던던시를 가진 내장 메모리에 발생된 불량 셀들의 리페어를 수행하기 위한 퓨즈와 빌트 인 셀프 리페어 회로(BISR)를 구비한 종래의 SOC 시스템의 구성을 보여주는 블럭도이다. 도 1을 참조하면, SOC 시스템은 그 내부에 내장된 메모리(10)와, 상기 내장 메모리(10)를 포함하는 SOC 시스템 자체를 테스트하기 위한 BIST 회로(20)와, BIST 회로(20)로부터의 테스트 결과에 따라 SOC 시스템을 자체적으로 리페어하기 위한 BISR 회로(40), 그리고 물리적 리페어를 수행하는 퓨즈(30)를 포함한다.

BIST 회로(20)에는 BIST 컨트롤러(21), 어드레스 발생기(22), 데이터 발생기(23), 그리고 비교기(24)가 포함된다. 그리고, BISR 회로(40)에는 BISR 컨트롤러(41), CAM(contents address memory) 레지스터(42), 레지스터(43), 및 퓨즈 쉬프트 레지스터(44)가 포함된다. 여기서, 상기 CAM 레지스터(42)는 내장된 메모리(10) 상에 발생된 불량에 대한 로우 및 칼럼 어드레스를 저장하기 위한 레지스터이다.

계속해서, 도 1 및 도 2를 참조하여 SOC의 BIST 및 BISR에 의한 상기 내장 메모리(10)의 테스트 및 리페어 동작이 설명된다. 도 2는 도 1에 도시된 SOC 시스템에서 자체 테스트를 수행한 후 리페어를 수행하는 과정을 보여주는 상태도(state diagram)이다. 도 2를 참조하면, 유휴(idle) 단계(50)에서 BIST 컨트롤러(21)로 제어 신호(BIST_ON)가 입력되면, 초기화 단계(51)로 천이한다.

초기화 단계(51)에서는 상기 퓨즈(30)의 재핑(zapping) 여부에 따라 다르게 동작한다. 즉, 상기 퓨즈(30)가 재핑되어 있으면, 상기 CAM 레지스터(42)를 초기화하고, 상기 퓨즈(30)에 저장된 리페어 어드레스를 퓨즈 쉬프트 레지스터(44)와 레지스터(43)를 통해 메모리(10)로 전송한 후 제 1 BIST 단계(52)로 천이한다. 만일 상기 퓨즈(30)가 재핑되어 있지 않다면, 상기 CAM 레지스터(42)를 초기화한 후 바로 제 1 BIST 단계(52)로 천이한다.

제 1 BIST 단계(52)에서는, 상기 어드레스 발생기(22)와 데이터 발생기(23)가 상기 BIST 컨트롤러(21)의 제어에 의해 어드레스(Addr)와 데이터(Din)를 메모리(10)로 발생하고, 메모리(10)는 BIST 회로(20)로부터 입력되는 어드레스(Addr)와 데이터(Din)에 응답해서 출력 데이터(Dout)를 비교기(24)로 출력한다. 이 때 비교기(24)는 데이터 발생기(23)로부터 발생된 데이터(Din)와 메모리(10)로부터 입력된 데이터(Dout)를 비교하여 해당 어드레스에 불량이 발생되었는지 여부를 판별한다. 만일, 불량이 발생한 것으로 판별되면, 불량 로우 어드레스(failed row address)와 불량 칼럼 어드레스(failed column address)를 BISR 회로(40)의 BISR 컨트롤러(41)로 전달한다. BISR 컨트롤러(41)는 CAM 레지스터(42)에 저장된 불량 로우 어드레스들과 불량 칼럼 어드레스들 가운데 상기 BIST 회로(20)의 비교기(24)로부터 입력된 불량 어드레스와 일치하는 것이 있는지여부를 판별해서 최적의 리페어 방법을 결정하며, 일단 상기 메모리(10)를 위한 불량 셀 리페어 방법이 결정되면, BISR 컨트롤러(41)는 CAM 레지스터(42)에 저장된 불량 셀이 발생된 위치의 어드레스를 받아들여 이를 리페어된 어드레스(Repaired Addr)로 변환해서 CAM 레지스터(42)에 저장한다.

제 1 중지(PAUSE) 단계(53)에서는 CAM 레지스터(43)에 저장되어 있는 리페어된 어드레스(Repaired Addr)가 출력 단자(Sout)를 통해 외부로 출력된다.

리페어(REPAIR) 단계(54)에서는 CAM 레지스터(42)에 저장되어 있는 리페어된 어드레스(Repaired Addr)를 메모리(10)로 전송한다.

제 2 BIST 단계(55)에서는 BIST 회로(20)에 의해 불량 셀의 로우 어드레스 또는 칼럼 어드레스를 리던던시로 대체한 상태의 메모리(10)에 대한 테스트가 수행된다. 만일 제 2 BIST 단계(55)에서 다시 불량 셀이 발생되면, 메모리 장치(10)는 불량 메모리로 판정된다. 제 2 중지 단계(56)는 더미(dummy) 단계로서, 어떠한 동작도 하지 않는다.

한편, 내장된 메모리 등을 테스트하는데 소요되는 시간은 SOC의 전체 생산 소요 시간 가운데 많은 비중을 차지한다. 그러므로, 내장된 메모리를 테스트해서 리페어하는 시간을 단축하는 것은 곧 SOC의 생산 비용 단축을 달성을 의미한다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 내장 메모리에 대한 셀프 리페어 동작 시간이 감소된 빌트 인 셀프 리페어 회로를 구비하는 반도체 장치를 제공하는데 있다.

도 1은 다중 리던던시를 가진 내장 메모리에 발생된 불량 셀들의 리페어를 수행하기 위한 퓨즈와 빌트 인 셀프 리페어 회로(BISR)를 구비한 종래의 SOC 시스템의 구성을 보여주는 블럭도

도 2는 도 1에 도시된 SOC 시스템에서 자체 테스트를 수행한 후 리페어를 수행하는 과정을 보여주는 상태도;

도 3은 다중 리던던시를 가진 내장 메모리에 발생된 불량 셀들의 리페어를 수행하기 위한 퓨즈와 빌트 인 셀프 리페어 회로(BISR)를 구비한 본 발명의 바람직한 실시예에 따른 SOC 시스템의 구성을 보여주는 블럭도;

도 4는 도 3에 도시된 레지스터 회로의 상세한 구성을 보여주는 도면; 그리고

도 5는 도 3에 도시된 SOC 시스템에서 자체 테스트를 수행한 후 리페어를 수행하는 과정을 보여주는 상태도이다.

*도면의 주요 부분에 대한 부호의 설명*

110 : 메모리120 : BIST 회로

121 : BIST 컨트롤러122 : 어드레스 발생기

123 : 데이터 발생기124 : 비교기

130 : 퓨즈140 : BISR 회로

141 : BISR 컨트롤러142 : 레지스터 회로

143 : 쉬프트 카운터144 : 제어기

145 : 레지스터

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치는: 다수 개의 로우 리던던시와 다수 개의 칼럼 리던던시를 가진 메모리와, 상기 메모리에서 발생된 불량에 대한 어드레스 정보를 저장하는 퓨즈와, 상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하기 위한 빌트 인 셀프 테스트(Built In Self Test ; BIST) 회로, 그리고 상기 퓨즈에 저장된 어드레스 정보와 상기 BIST 회로로부터 검출된 불량에 대한 로우 및 칼럼 어드레스 정보에 응답해서 리페어된 어드레스를 상기 메모리로 발생하기 위한 빌트 인 셀프 리페어(Built In Self Repair ; BISR) 회로를 포함한다. 상기 BISR 회로는, 상기 빌트 인 셀프 리페어 회로의 제반 동작을 제어하기 위한 BISR 컨트롤러, 및 상기 퓨즈의 재핑(zapping) 여부와 상기 BISR 컨트롤러의 제어에 응답해서 상기 퓨즈에 저장된 어드레스 정보 또는 상기 메모리에 발생된 불량에 대한 로우 및 칼럼 어드레스 정보들을 저장하기 위한 레지스터 회로를 포함한다.

바람직한 실시예에 있어서, 상기 레지스터 회로는, 상기 퓨즈에 저장된 어드레스 정보 또는 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보를 저장하기 위한 레지스터, 그리고 상기 퓨즈의 재핑 여부를 나타내는 신호에 응답해서 상기 퓨즈에 저장된 어드레스 정보가 상기 레지스터에 저장되도록 제어하고, 상기 BISR 컨트롤러의 제어에 응답해서 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보가 상기 레지스터에 저장되도록 제어하며, 상기 레지스터에 저장된 어드레스 정보가 상기 메모리 및 상기 반도체 장치의 외부로 제공되도록 제어하는 제어기를 포함한다.

바람직한 실시예에 있어서, 상기 레지스터 회로는, 순차적으로 증가되는 카운트 값을 출력하는 카운터를 더 포함한다. 상기 제어기는, 상기 카운트 값에 응답해서, 상기 레지스터에 저장된 어드레스 정보가 상기 메모리 및 상기 반도체 장치의 외부로 순차적으로 출력되도록 제어한다.

본 발명의 다른 특징에 의하면, 내장된 메모리에 대한 셀프 테스트 및 셀프 리페어를 수행하는 방법은: 물리적 리페어 어드레스 정보를 저장하는 퓨즈의 재핑 여부를 판별하는 단계와, 상기 퓨즈가 재핑된 경우, 상기 퓨즈에 저장된 어드레스 정보를 상기 메모리로 제공하는 단계와, 상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하는 단계와, 상기 BIST 회로로부터 검출된 불량에 대한 로우 및 칼럼 어드레스 정보에 응답해서 리페어된 어드레스를 상기 메모리로 발생하는 단계, 그리고 리페어된 상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하는 단계를 포함한다.

(작용)

이와 같은 장치에 의해서, 간단한 회로 구성을 가지며 셀프 테스트와 셀프리페어를 수행하는데 소요되는 시간이 현저히 감소된 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는 반도체 장치를 구현할 수 있다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 5를 참조하여 상세히 설명한다.

도 3은 다중 리던던시를 가진 내장 메모리에 발생된 불량 셀들의 리페어를 수행하기 위한 퓨즈와 빌트 인 셀프 리페어 회로(BISR)를 구비한 본 발명의 바람직한 실시예에 따른 SOC 시스템의 구성을 보여주는 블럭도이다. 도 3을 참조하면, SOC 시스템은 그 내부에 내장된 메모리(110)와, 상기 내장 메모리(110)를 포함하는 SOC 시스템 자체를 테스트하기 위한 BIST 회로(120)와, BIST 회로(120)로부터의 테스트 결과에 따라 SOC 시스템을 자체적으로 리페어하기 위한 BISR 회로(140), 그리고 물리적 리페어를 수행하는 퓨즈(130)를 포함한다.

BIST 회로(120)에는 BIST 컨트롤러(121), 어드레스 발생기(122), 데이터 발생기(123), 그리고 비교기(124)가 포함된다. 그리고, BISR 회로(140)에는 BISR 컨트롤러(141)와 레지스터 회로(142)가 포함된다. 상기 BIST 회로(120)와 BISR 회로(140)를 구성하는 각 구성 요소들의 동작은 다음과 같다.

BIST 회로(120)의 어드레스 발생기(122)와 데이터 발생기(123)는 BIST 컨트롤러(121)의 제어에 의해 어드레스(Addr)와 데이터(Din)를 메모리(110)로 발생하고, 메모리(110)는 BIST 회로(120)로부터 입력되는 어드레스(Addr)와 데이터(Din)에 응답해서 출력 데이터(Dout)를 비교기(124)로 출력한다. 이 때 비교기(124)는데이터 발생기(123)로부터 발생된 데이터(Din)와 메모리(110)로부터 입력된 데이터(Dout)를 비교하여 해당 어드레스에 불량이 발생되었는지 여부를 판별한다. 만일 해당 어드레스에 불량이 발생된 것으로 판별되면, 상기 비교기(124)는 불량 셀의 로우 어드레스(row address)와 칼럼 어드레스(column address)를 BISR 회로(140)로 전달한다.

BISR 회로(140)의 BISR 컨트롤러(141)는 비교기(124)로부터의 불량 어드레스 정보들에 근거해서 리페어 알고리즘에 따라 리페어 어드레스를 생성한다. 레지스터 회로(142)는 퓨즈(130)에 저장된 상기 메모리(110)의 불량에 대한 어드레스 정보를 받아들여 상기 메모리(110)로 전달하거나 또는 상기 BISR 컨트롤러(141)에서 생성된 리페어 어드레스를 상기 메모리(110)로 전달한다.

도 4는 도 3에 도시된 레지스터 회로의 상세한 구성을 보여주고 있다. 도 4를 참조하면, 상기 레지스터 회로(142)는 쉬프트 카운터(143), 제어기(144), 그리고 레지스터(145)를 포함한다. 이 실시예에서, 상기 레지스터(145)는 적어도 한 개 이상의 레지스터들로 구성되나 편의상 레지스터로 지칭한다.

제어기(144)로 입력되는 재핑 신호(laser zap)는 퓨즈(130)로부터 제공되며, 상기 퓨즈(130)가 재핑(zapping)되었는 지의 여부를 나타낸다. 제어기(144)는 상기 재핑 신호(laser zap)가 퓨즈(130)의 재핑을 나타내는 경우, BISR 컨트롤러(141)로부터 제공되는 쉬프트 인 신호(shiftin_rep_Addr)에 응답해서, 퓨즈(130)로부터 어드레스 정보를 독출하라는 로드 신호(load)를 출력한다. 만일 상기 퓨즈(130)가 재핑되지 않았다면, 홀드 신호(hold)가 출력된다.

상기 쉬프트 카운터(143)는 순차적으로 카운트 값(shift_count)을 증가시켜 출력한다. 상기 제어기(144)는 BISR 컨트롤러(141)로부터 제공되는 쉬프트 아웃 신호(shiftout_rep_Addr)와 상기 카운트 값(shift_count)에 응답해서, 레지스터(145)에 저장된 어드레스가 메모리(110)로 출력되도록 제어하는 쉬프트 신호(shift)를 출력한다.

상기 레지스터(145)는 제어기(144)로부터의 로드 신호(load)에 응답해서 퓨즈(130)에 저장된 어드레스 정보(fuse Addr)를 받아들인다. BISR 컨트롤러(141)로부터 출력되는 리페어된 어드레스(Addr[n:0])는 레지스터(145)에 저장된다. 상기 레지스터(145)에 저장된 어드레스 정보는 제어기(144)로부터의 쉬프트 신호(144)에 응답해서 리페어된 어드레스(Repaired Addr)로서 메모리(110)로 제공된다.

도 5는 도 3에 도시된 SOC 시스템에서 자체 테스트를 수행한 후 리페어를 수행하는 과정을 보여주는 상태도(state diagram)이다. 도 5를 참조하면, BIST/BISR 회로들(120, 140)은 유휴(idle) 단계(200)에서 BIST 컨트롤러(121)로 제어 신호(BIST_ON)가 입력되면, 제 1 리페어 단계(210)로 천이한다.

제 1 리페어 단계(200)에서는 상기 퓨즈(130)의 재핑 여부에 따라 다르게 동작한다. 즉, 상기 퓨즈(30)가 이미 재핑되어 있으면, 상기 퓨즈(130)에 저장된 리페어 어드레스(fuse Addr)를 레지스터 회로(142) 내의 레지스터(145)에 저장하고, 레지스터(145)에 저장된 리페어 어드레스 정보(Repaired Addr)를 SOC의 외부(Sout)와 메모리(110)로 제공한다. 만일 상기 퓨즈(30)가 재핑되어 있지 않다면, 상기 레지스터 회로(142)를 초기화한다.

제 1 BIST 단계(210)에서는, 상기 어드레스 발생기(122)와 데이터 발생기(123)가 상기 BIST 컨트롤러(121)의 제어에 의해 어드레스(Addr)와 데이터(Din)를 메모리(110)로 발생하고, 메모리(110)는 BIST 회로(20)로부터 입력되는 어드레스(Addr)와 데이터(Din)에 응답해서 출력 데이터(Dout)를 비교기(124)로 출력한다. 이 때 비교기(124)는 데이터 발생기(123)로부터 발생된 데이터(Din)와 메모리(110)로부터 입력된 데이터(Dout)를 비교하여 해당 어드레스에 불량이 발생되었는지 여부를 판별한다. 만일, 불량이 발생한 것으로 판별되면, 불량 로우 어드레스와 불량 칼럼 어드레스를 BISR 컨트롤러(141)로 전달한다. BISR 컨트롤러(141)는 비교기(124)로부터의 어드레스 정보들을 바탕으로 로우/칼럼 리던던시를 이용한 최적의 리페어 방법을 결정하며, 일단 상기 메모리(10)를 위한 불량 셀 리페어 방법이 결정되면, BISR 회로(40)는 CAM 레지스터(43)에 저장된 불량 셀이 발생된 위치의 어드레스를 받아들여 이를 리페어된 어드레스(Repaired Addr)로 변환해서 레지스터 회로(142) 내의 레지스터(145)에 저장한다.

제 2 리페어 단계(230)에서는 레지스터 회로(142)에 저장된 어드레스 정보를 SOC의 외부(Sout)와 메모리(110)로 제공한다.

제 2 BIST 단계(240)에서는 레지스터 회로(142)로부터 제공된 어드레스 정보에 따라 리페어된 메모리(110)에 대한 셀프 테스트를 수행한다. 만일 제 2 BIST 단계(240)에서 상기 메모리(110)에 불량 셀이 발견되면 이 메모리는 불량으로 간주된다. 셀프 테스트 동작이 완료되면 다시 유휴 단계(200)로 천이한다.

상술한 바와 같이, 퓨즈(130)와 BIST/BISR 회로들(120, 140)을 구비한 SOC는, 생산 공정 중, 웨이퍼 레벨(wafer level)에서 퓨즈(130)를 이용하여 내장된 메모리(110)에 대한 물리적 리페어를 수행한 후, BIST 및 BISR 회로들(120, 140)을 이용하여 재차 셀프 테스트 및 셀프 리페어를 수행함으로써 메모리(110)에 대한 신뢰도를 향상시킬 수 있다. 이 때, 퓨즈(130)가 재핑된 상태라면 퓨즈(130)에 저장된 리페어 어드레스를 메모리(110)로 제공함으로써, 리페어된 메모리에 대한 셀프 테스트를 수행하고, 불량 셀이 있는 경우 다시 셀프 리페어가 수행된다. 반면, 상기 퓨즈(130)가 재핑되어 있지 않다면, 상기 메모리(110) 가운데 리던던시를 제외한 메인 메모리에 대한 셀프 테스트를 수행하고, 불량 셀이 발견되면 BISR 회로(140)에 의해 그에 대한 셀프 리페어가 수행된다. 리페어된 메모리(110)에 대한 2차 셀프 테스트에서는 리던던시를 포함한 메모리(110) 전체에 대한 테스트가 수행된다. 이와 같이, 퓨즈와 BIST/BISR 회로를 이용한 리페어 방법은 메모리(110)의 신뢰도를 향상시킬 수 있음이 자명하다.

본 발명의 BISR 회로(140)에 구비된 레지스터 회로(142)는 도 1에 도시된 종래의 BISR 회로(40)의 CAM 레지스터(43)와 레지스터(44)를 통합한 것으로, 종래 기술에 비해 회로 구성이 간소화된 것뿐만 아니라 셀프 테스트와 셀프 리페어를 수행하는데 소요되는 시간이 현저히 감소된다. 그러므로, 본 발명을 적용한 SOC의 생산 비용은 현저히 감소된다.

예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이상과 같은 본 발명에 의하면, 종래 기술에 비해 회로 구성이 간소화되고, 셀프 테스트와 셀프 리페어를 수행하는데 소요되는 시간이 현저히 감소된다. 그러므로, 본 발명을 적용한 SOC의 생산 비용은 현저히 감소된다.

Claims

반도체 장치에 있어서:

다수 개의 로우 리던던시와 다수 개의 칼럼 리던던시를 가진 메모리와;

상기 메모리에서 발생된 불량에 대한 어드레스 정보를 저장하는 퓨즈와;

상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하기 위한 빌트 인 셀프 테스트(Built In Self Test ; BIST) 회로; 그리고

상기 퓨즈에 저장된 어드레스 정보와 상기 BIST 회로로부터 검출된 불량에 대한 로우 및 칼럼 어드레스 정보에 응답해서 리페어된 어드레스를 상기 메모리로 발생하기 위한 빌트 인 셀프 리페어(Built In Self Repair ; BISR) 회로를 포함하되;

상기 BISR 회로는,

상기 빌트 인 셀프 리페어 회로의 제반 동작을 제어하기 위한 BISR 컨트롤러; 및

상기 퓨즈의 재핑(zapping) 여부와 상기 BISR 컨트롤러의 제어에 응답해서 상기 퓨즈에 저장된 어드레스 정보 또는 상기 메모리에 발생된 불량에 대한 로우 및 칼럼 어드레스 정보들을 저장하기 위한 레지스터 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 레지스터 회로는,

상기 퓨즈에 저장된 어드레스 정보 또는 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보를 저장하기 위한 레지스터; 그리고

상기 퓨즈의 재핑 여부를 나타내는 신호에 응답해서 상기 퓨즈에 저장된 어드레스 정보가 상기 레지스터에 저장되도록 제어하고, 상기 BISR 컨트롤러의 제어에 응답해서 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보가 상기 레지스터에 저장되도록 제어하며, 상기 레지스터에 저장된 어드레스 정보가 상기 메모리 및 상기 반도체 장치의 외부로 제공되도록 제어하는 제어기를 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 레지스터 회로는,

순차적으로 증가되는 카운트 값을 출력하는 카운터를 더 포함하되;

상기 제어기는,

상기 카운트 값에 응답해서, 상기 레지스터에 저장된 어드레스 정보가 상기 메모리 및 상기 반도체 장치의 외부로 순차적으로 출력되도록 제어하는 것을 특징으로 하는 반도체 장치.
내장된 메모리에 대한 셀프 테스트 및 셀프 리페어를 수행하는 방법에 있어서:

물리적 리페어 어드레스 정보를 저장하는 퓨즈의 재핑 여부를 판별하는 단계와;

상기 퓨즈가 재핑된 경우, 상기 퓨즈에 저장된 어드레스 정보를 상기 메모리로 제공하는 단계와;

상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하는 단계와;

상기 BIST 회로로부터 검출된 불량에 대한 로우 및 칼럼 어드레스 정보에 응답해서 리페어된 어드레스를 상기 메모리로 발생하는 단계; 그리고

리페어된 상기 메모리를 테스트하기 위한 어드레스와 데이터를 발생하고, 상기 어드레스와 데이터에 응답해서 상기 메모리로부터 발생된 출력 데이터를 상기 데이터와 비교함에 의해서 상기 메모리의 불량을 검출하는 단계를 포함하는 것을 특징으로 하는 내장된 메모리에 대한 셀프 테스트 및 셀프 리페어를 수행하는 방법.

상기 레지스터 회로는,

상기 퓨즈에 저장된 어드레스 정보 또는 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보를 저장하기 위한 레지스터; 그리고

상기 퓨즈의 재핑 여부를 나타내는 신호에 응답해서 상기 퓨즈에 저장된 어드레스 정보가 상기 레지스터에 저장되도록 제어하고, 상기 BISR 컨트롤러의 제어에 응답해서 상기 BISR 컨트롤러로부터 출력되는 리페어된 어드레스 정보가 상기 레지스터에 저장되도록 제어하며, 상기 레지스터에 저장된 어드레스 정보가 상기 메모리 및 상기 반도체 장치의 외부로 제공되도록 제어하는 제어기를 포함하는 것을 특징으로 하는 반도체 장치.