JP2010123159A - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP2010123159A
JP2010123159A JP2008293457A JP2008293457A JP2010123159A JP 2010123159 A JP2010123159 A JP 2010123159A JP 2008293457 A JP2008293457 A JP 2008293457A JP 2008293457 A JP2008293457 A JP 2008293457A JP 2010123159 A JP2010123159 A JP 2010123159A
Authority
JP
Japan
Prior art keywords
memory
unit
pass
test
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008293457A
Other languages
English (en)
Inventor
Kenichi Yasukura
藏 顕 一 安
Chikako Tokunaga
永 千佳子 徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008293457A priority Critical patent/JP2010123159A/ja
Priority to US12/563,515 priority patent/US8201037B2/en
Publication of JP2010123159A publication Critical patent/JP2010123159A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms

Abstract

【課題】メモリのテスト時間を短縮する。
【解決手段】データを記憶可能な複数のメモリ１０ａ〜１０ｎと、複数のメモリのテストを行う組込自己テスト回路２０と、組込自己テスト回路のテスト結果を解析する解析回路３０と、を備えている。組込自己テスト回路は、メモリ選択信号を生成するテスト制御部２１と、書込アドレスを生成するアドレス生成部２３と、出力期待値を生成するデータ生成部２２と、制御信号を生成する制御信号生成部２４と、を備えている。解析回路は、メモリ選択信号に基づいて複数のメモリの出力データを切り替えるメモリ出力選択部３１と、出力データと出力期待値とをビットごとに比較するビット比較部３４と、メモリの良否判定を行う良否判定部３６と、良否判定レジスタ３８と、救済解を生成する救済解析部３５と、複数のメモリにそれぞれ対応して設けられ、救済解を記憶する複数の救済解レジスタ３７と、出力部３９と、を備えている。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に、メモリの自己テスト回路および冗長救済解析回路が組み込まれた半導体集積回路に関する。
半導体集積回路に組み込まれたメモリに対して、組込自己テスト回路（以下、「ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路」という）を組み込み、製造テストにおいて故障を検出する方法が知られている。ＢＩＳＴ回路には、書き込まれたデータと読み出されたデータの比較を行って故障の有無を判別する比較器型ＢＩＳＴ回路や、読み出された結果をＢＩＳＴ回路内で圧縮し、圧縮された結果に従って故障の有無を判別する圧縮器型ＢＩＳＴ回路などがある。
また、不良と判定された埋め込みメモリを冗長構造のメモリセルを用いて救済する冗長救済技術が知られている。冗長構造のメモリセルは、ロウスペア又はカラムスペアを有する。最も単純な場合は、メモリセルが共済単位毎に一組のロウスペア又はカラムスペアを有する場合である。より複雑な場合は、メモリセルがロウスペア及びカラムスペアを両方とも有する場合又は複数のロウスペア若しくはカラムスペアを有する場合や、１つのメモリアレイが複数のセグメントに分割され、各セグメントに救済構造のメモリセルが存在する場合などである。
半導体集積回路の製造及びメモリテストにおいて冗長救済技術を用いるためには、メモリテストの結果を用いて解析を行い、メモリの不良位置と救済に用いるスペア（以下、「救済解」という）を求め、求められた救済解に従って冗長割付を行う必要がある。一般的には、ダイレクトにメモリにアクセスするダイレクトアクセス回路及びメモリテスタを用いてメモリテストを行い、メモリ出力のマップをメモリテスタの記憶部に書き込み、メモリテスタ上のプログラムを起動して解析を行うことによって実現される。
しかし、従来の冗長救済技術では、メモリの全ビットの不良情報を記憶するのに十分な記憶容量を有するメモリテスタが必要となるので、論理回路とメモリを含むシステムＬＳＩのメモリテストにメモリテスタとロジックテスタの両方を用いる必要があるという問題がある。
また、一般的な大規模システムＬＳＩは、多数の埋め込みメモリを搭載しているので、救済対象となる全てのメモリ毎にダイレクトアクセス回路を用意することが難しいという問題がある。
これらの問題を解決するための技術として、オンチップで解析及び冗長割付を行う組込冗長救済（以下、「ＢＩＲＡ（Ｂｕｉｌｔ−Ｉｎ Ｒｅｄｕｎｄａｎｃｙ Ａｌｌｏｃａｔｉｏｎ）」という）回路が知られている。ＢＩＲＡ回路は、ＢＩＳＴ回路と併用され、ＢＩＳＴ回路の故障検出結果に従ってメモリの不良情報の解析を行って救済解を求め、求められた救済解を解析結果として出力するものである。製造工程では、解析結果を記憶するためのヒューズデバイスを、レーザブロウ装置を用いるなどしてプログラムすることによって、チップの救済を行う。なお、救済解が求められない場合には、ＢＩＲＡ回路は、その旨を解析結果として出力する。この場合には、解析されたチップは不良チップとして取り扱われる。ＢＩＲＡ回路は、１セットのカラムスペアのみの最小限の冗長構造に対しては、比較的小規模な論理回路で実現することができる。
ＢＩＲＡ回路は、テスト中にメモリから読み出されるデータに基づいてメモリの不良を判定し、そのビット位置やアドレスなどの情報に基づいて救済解の解析を行う。また、ＢＩＲＡ回路は、メモリからのデータの読み出しを順次行うごとに前回までの結果を考慮しながら救済解を更新する。ロウスペアやカラムスペアの数は有限であるので、不良の数やその出現の仕方によっては、全ての不良に対する救済解を求めることができない場合もある。したがって、このような場合には、ＢＩＲＡ回路は、救済不可との判断を行って、その情報を出力する。
いずれにしても、救済解析には、アドレスごと及びビットごとの不良情報が必要となる。出力比較部を用いるＢＩＳＴ回路の場合には、メモリ出力と出力期待値のビットごとの比較を行い、その結果を用いて良否の判定を行うので、このビットごとの不良情報をＢＩＲＡ回路も利用することができる。したがって、ＢＩＲＡ回路の機能を追加することによってメモリインスタンスごとの回路が増加することをある程度抑えることができる。
しかしながら、ビットごとの不良情報が入力されたとしても、ＢＩＲＡ回路は、その情報から救済可否の判定と、救済可能な場合の救済解の生成を行わなければならない。これは、一般的にはエンコーダ論理回路を用いて行われるが、メモリのビット幅が広がると、エンコーダ論理回路とＢＩＲＡ回路との組合せ回路の規模が増加する。特に、ＢＩＲＡ回路は、メモリインスタンスごとに設けられるので、救済対象のメモリインスタンスの数が多くなるほど、半導体集積回路全体での回路増加は、論理回路の大きな部分を占める。
これに対して、複数のメモリに対して１つのＢＩＳＴ回路が設けられ、そのＢＩＳＴ回路が各メモリのテストを順次行って、ＢＩＲＡ回路がその救済解を解析し、解析された救済解を生成する技術（特許文献１を参照）や、救済解の解析と救済解の出力を順次行う技術（特許文献２を参照）が知られている。
しかしながら、これらの技術では、ＢＩＳＴ回路は、各メモリのテストを行うたびに停止しなければならないので、そのテストに対応するメモリ不良の解析及び救済解の生成が行われるまで、次のテストを行うことができない。その結果、メモリのテスト時間が長くなるという問題がある。
特開２００２−３１９２９８号公報 特開平８−２５５５００号公報
本発明の目的は、メモリのテスト時間を短縮するためのメモリの冗長救済回路を提供することである。
本発明の第１態様によれば、
データを記憶可能な複数のメモリと、
前記複数のメモリのテストを行う組込自己テスト回路と、
前記組込自己テスト回路のテスト結果を解析する解析回路と、を備え、
前記組込自己テスト回路は、
前記テストを実行するとともに、前記複数のメモリのうち、前記テストの対象となるメモリを選択するためのメモリ選択信号を生成するテスト制御部と、
書込アドレスを生成するアドレス生成部と、
書込データを生成するとともに、その書込データに対応する前記メモリの出力期待値を生成するデータ生成部と、
前記メモリの前記書込アドレスへの、前記書込データの書込動作及び読出動作を行う制御信号を生成する制御信号生成部と、を備え、
前記解析回路は、
前記テスト制御部によって生成されたメモリ選択信号に基づいて前記複数のメモリの出力データを切り替えるメモリ出力選択部と、
前記メモリ出力選択部によって選択された出力データと前記データ生成部によって生成された出力期待値とをビットごとに比較するビット比較部と、
前記ビット比較部の比較結果に基づいて、前記メモリの良否判定を行う良否判定部と、
前記複数のメモリにそれぞれ対応して設けられ、前記良否判定部の良否判定結果を記憶する複数の良否判定レジスタと、
前記ビット比較部の比較結果に基づいてメモリ不良を解析して、救済解を生成する救済解析部と、
前記複数のメモリにそれぞれ対応して設けられ、前記救済解析部によって生成された救済解を記憶する複数の救済解レジスタと、
前記複数の良否判定レジスタに記憶された良否判定結果及び前記複数の救済解レジスタに記憶された救済解を外部へ出力する出力部と、を備えることを特徴とする半導体集積回路が提供される。
本発明の第２態様によれば、
データを記憶可能な複数のメモリと、
前記複数のメモリのテストを行う組込自己テスト回路と、
前記組込自己テスト回路のテスト結果を解析する解析回路と、を備え、
前記組込自己テスト回路は、
複数のテストの間で完了と再開の同期を取るように前記テストを実行するとともに、前記複数のメモリのうち、前記テストの対象となるメモリを選択するためのメモリ選択信号を生成するテスト制御部と、
書込アドレスを生成するアドレス生成部と、
書込データを生成するとともに、その書込データに対応する前記メモリの出力期待値を生成するデータ生成部と、
前記メモリの前記書込アドレスへの、前記書込データの書込動作及び読出動作を行う制御信号を生成する制御信号生成部と、を備え、
前記解析回路は、
前記テスト制御部によって生成されたメモリ選択信号に基づいて前記複数のメモリの出力データを切り替えるメモリ出力選択部と、
前記メモリ出力選択部によって選択された出力データと前記データ生成部によって生成された出力期待値とをビットごとに比較するビット比較部と、
前記ビット比較部の比較結果に基づいて、前記組込自己テスト回路によってテストされた前記メモリの良否判定を行う良否判定部と、
前記良否判定部の良否判定結果を記憶可能な良否判定レジスタと、
前記ビット比較部の比較結果に基づいてメモリ不良を解析して、救済解を生成する救済解析部と、
前記救済解析部によって生成された救済解を記憶可能な救済解レジスタと、
前記組込自己テスト回路によって行われた１つのメモリインスタンスに対するテストが完了したときに、前記良否判定レジスタに記憶された良否判定結果及び前記救済解レジスタに記憶された救済解を外部へ出力する出力部と、を備えることを特徴とする半導体集積回路が提供される。
本発明によれば、メモリのテスト時間を短縮することができる。
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
はじめに、本発明の実施例１について説明する。本発明の実施例１は、メモリカラーと同数の救済解レジスタ及び良否判定レジスタを備える半導体集積回路の例である。
まず、本発明の実施例１に係る半導体集積回路の構成について図１乃至図５を参照して説明する。図１及び図２は、本発明の実施例１に係る半導体集積回路の構成を示すブロック図である。図３は、図２のメモリカラー１０ａ乃至１０ｎの構成を示すブロック図である。図４は、図２のビット比較部３４の構成を示すブロック図である。図５は、図２の救済解レジスタ３７及び良否判定レジスタ３８の構成を示すブロック図である。
図１に示すように、本発明の実施例１に係る半導体集積回路は、ｎ（ｎは自然数）個のメモリカラー１０ａ乃至１０ｎと、ＢＩＳＴ回路２０と、解析回路３０と、を備えている。また、ＢＩＳＴ回路２０及び解析回路３０は、ｎ個のメモリカラー１０ａ乃至１０ｎに共有されている。
図２に示すように、メモリカラー１０ａ乃至１０ｎは、ＢＩＳＴ回路２０のデータ生成部２２（後述する）、アドレス生成部２３（後述する）、及び制御信号生成部２４（後述する）、並びに解析回路３０のメモリ出力選択部３１に接続されている。例えば、図３に示すように、各メモリカラー１０ａ乃至１０ｎは、それぞれ、データ入力端子ＤＩ、アドレス入力端子ＡＤＲ、ライトイネーブル入力端子ＲＷ、チップイネーブル入力端子ＣＥ、クロック入力端子ＣＬＫ、及びデータ出力端子ＤＯを備えたメモリと、テストモード信号に基づいて各入力端子のシステム用入力又はテスト用入力を選択する選択回路と、を備えている。各メモリカラー１０ａ乃至１０ｎのメモリは、それぞれ、任意のビット幅で所定のデータを記憶するようになっている。
図２に示すように、ＢＩＳＴ回路２０は、テスト制御部２１と、データ生成部２２と、アドレス生成部２３と、制御信号生成部２４と、を備えている。
図２に示すように、テスト制御部２１は、データ生成部２２、並びに解析回路３０のメモリ出力選択部３１、ビット比較部３４、救済解レジスタ３７、及び良否判定レジスタ３８に接続されている。また、テスト制御部２１は、メモリカラー１０ａ乃至１０ｎのメモリに対し、必要なテストが行えるようにデータ生成、アドレス生成、及び制御信号生成を所定の手順で行うことによりテストを実行するとともに、ｎ個のメモリカラー１０ａ乃至１０ｎのうち、テストの対象となるメモリを選択するためのメモリ選択信号を生成して、メモリ出力選択部３１、救済解レジスタ３７、及び良否判定レジスタ３８に出力するようになっている。例えば、テスト制御部２１は、テスト中のメモリインスタンスを認識して、その出力を選択するためのメモリ選択信号を生成する。
図２に示すように、データ生成部２２は、テスト制御部２１、ｎ個のメモリカラー１０ａ乃至１０ｎ、及び解析回路３０のビット比較部３４に接続されている。また、データ生成部２２は、ｎ個のメモリカラー１０ａ乃至１０ｎへ書き込むテスト用のデータ（以下、「書込データ」という）を生成してｎ個のメモリカラー１０ａ乃至１０ｎへ出力するとともに、その書込データに対応するｎ個のメモリカラー１０ａ乃至１０ｎの出力期待値を生成して、ビット比較部３４に出力するようになっている。このとき、データ生成部２２は、一度に１つのメモリをテストするように、書込データを順次選択しながら各メモリカラー１０ａ乃至１０ｎのそれぞれに出力する。また、データ生成部２２は、メモリカラー１０ａ乃至１０ｎの最大ビット幅に合わせて出力期待値を生成する。
図２に示すように、アドレス生成部２３は、ｎ個のメモリカラー１０ａ乃至１０ｎに接続されている。また、アドレス生成部２３は、データ生成部２２によって生成された書込データの書込先となるｎ個のメモリカラー１０ａ乃至１０ｎのアドレス（以下、「書込アドレス」という）を生成して、ｎ個のメモリカラー１０ａ乃至１０ｎに出力するようになっている。
図２に示すように、制御信号生成部２４は、ｎ個のメモリカラー１０ａ乃至１０ｎに接続されている。また、制御信号生成部２４は、メモリカラー１０ａ乃至１０ｎとの間で書込動作及び読出動作を行うための制御信号を生成して、ｎ個のメモリカラー１０ａ乃至１０ｎに出力するようになっている。
図２に示すように、解析回路３０は、メモリ出力選択部３１と、取込レジスタ３２と、ビット比較部３４と、救済解析部３５と、良否判定部３６と、救済解レジスタ３７と、良否判定レジスタ３８と、出力部３９と、を備えている。
図２に示すように、メモリ出力選択部３１は、ｎ個のメモリカラー１０ａ乃至１０ｎ、ＢＩＳＴ回路２０のテスト制御部２１、及び取込レジスタ３２に接続されている。また、メモリ出力選択部３１は、テスト制御部２１によって生成されたメモリ選択信号に基づいてｎ個のメモリカラー１０ａ乃至１０ｎの出力データを選択し、選択された出力データを取込レジスタ３２に出力するようになっている。
図２に示すように、取込レジスタ３２は、メモリ出力選択部３１及びビット比較部３４に接続されている。また、取込レジスタ３２は、ｎ個のメモリカラー１０ａ乃至１０ｎのメモリの最大ビット幅と同じビット幅を有している。また、取込レジスタ３２は、メモリ出力選択部３１によって選択された出力データを記憶するようになっている。
図２に示すように、ビット比較部３４は、ＢＩＳＴ回路２０のテスト制御部２１及びデータ生成部２２、並びに取込レジスタ３２、救済解析部３５、及び良否判定部３６に接続されている。また、ビット比較部３４は、データ生成部２２から出力された出力期待値の不要ビットをマスクして必要ビットのみを選択し、出力データと出力期待値の必要ビットとを比較し、比較結果を救済解析部３５及び良否判定部３６に出力するようになっている。例えば、図４に示すように、ビット比較部３４は、複数のＸＯＲ素子と、複数のＡＮＤ素子と、を備えている。また、各ＸＯＲ素子は、データ生成部２２及び取込レジスタ３２に接続されている。また、ＸＯＲ素子の一部は、複数のＡＮＤ素子、救済解析部３５、又は良否判定部３６にも接続されている。良否判定部３６及び救済解析部３５に接続されたＸＯＲ素子からビット比較部３４には、取込レジスタ３２の出力（出力データ）とデータ生成部２２の出力（出力期待値）のＸＯＲ演算結果が出力され、ＡＮＤ素子に接続されたＸＯＲ素子からビット比較部３４には、不要ビットを示す固定値“０”が出力される。ビット比較部３４から救済解析部３５及び良否判定部３６には、取込レジスタ３２の出力（出力データ）とデータ生成部２２の出力（出力期待値の必要ビット）のＸＯＲ演算結果（メモリ不良がない場合には“０”、メモリ不良がある場合には“１”）が出力される。
図２に示すように、救済解析部３５は、ビット比較部３４及び救済解レジスタ３７に接続されている。また、救済解析部３５は、ビット比較部３４の出力に基づいてメモリ不良を解析し、救済可能である場合には救済解を生成して、救済解レジスタ３７に出力するようになっている。
図２に示すように、良否判定部３６は、ビット比較部３４及び良否判定レジスタ３８に接続されている。また、良否判定部３６は、ビット比較部３４の出力に基づいて、メモリの良否判定を行うようになっている。例えば、良否判定部３６は、ビット比較部３４の出力に少なくとも１つの“１”が含まれている場合には、「不良」と判定する。
図２に示すように、救済解レジスタ３７は、ＢＩＳＴ回路２０のテスト制御部２１、並びに救済解析部３５及び出力部３９に接続され、良否判定レジスタ３８は、ＢＩＳＴ回路２０のテスト制御部２１、並びに良否判定部３６及び出力部３９に接続されている。また、救済解レジスタ３７は、救済解析部３５から出力された救済解を記憶し、良否判定レジスタ３８は、良否判定部３６の良否判定結果を記憶するようになっている。例えば、図５に示すように、メモリカラー１０ａ乃至１０ｎと同数の救済解レジスタ３７ａ乃至３７ｎが、それぞれ、メモリカラー１０ａ乃至１０ｎの救済解を記憶する。また、メモリカラー１０ａ乃至１０ｎと同数の良否判定レジスタ３８ａ乃至３８ｎが、それぞれ、メモリカラー１０ａ乃至１０ｎの良否判定結果を記憶する。各救済解レジスタ３７ａ乃至３７ｎ及び各良否判定レジスタ３８ａ乃至３８ｎでは、テスト制御部２１から出力されたメモリ選択信号に基づいて、テスト中のメモリインスタンスに対応する救済解レジスタ３７ａ乃至３７ｎ及び良否判定レジスタ３８ａ乃至３８ｎに対してのみ、記憶されている情報の更新が行われる。
図２に示すように、出力部３９は、救済解レジスタ３７及び良否判定レジスタ３８、並びに外部装置（図示せず）に接続されている。また、出力部３９は、全てのメモリインスタンスに対するテストが完了したときに、救済解レジスタ３７に記憶された救済解及び良否判定レジスタ３８に記憶された良否判定結果をパラレル信号又はシリアル信号としてメモリテスタなどの外部装置（図示せず）に出力するようになっている。この救済解及び良否判定結果は、外部装置（図示せず）上でその後の工程に利用される。
次に、本発明の実施例１に係る半導体集積回路の処理について図６を参照して説明する。図６は、本発明の実施例１に係る半導体集積回路のテストの処理手順を示すフローチャートである。
はじめに、図６に示すように、ＢＩＳＴ回路２０によるテスト実行工程（Ｓ６０１）が行われる。テスト実行工程（Ｓ６０１）では、ＢＩＳＴ回路２０のテスト制御部２１が、ｎ個のメモリカラー１０ａ乃至１０ｎの何れかについて、１つのメモリインスタンスのテストを実行する。このとき、ビット比較部３４が、ｎ個のメモリカラー１０ａ乃至１０ｎの出力データと出力期待値とを比較する。
次に、図６に示すように、良否判定工程（Ｓ６０２）が行われる。良否判定工程（Ｓ６０２）では、良否判定部３６が、テスト実行工程（Ｓ６０１）のテスト結果に基づいてメモリの良否判定を行って、良否判定結果を良否判定レジスタ３８に書き込む。
次に、図６に示すように、救済解析工程（Ｓ６０３）が行われる。救済解析工程（Ｓ６０３）では、救済解析部３５が、テスト実行工程（Ｓ６０１）のテスト結果に基づいてメモリ不良を解析し、救済可能である場合には救済解を生成して、救済解レジスタ３７に書き込む。
図６に示すように、Ｓ６０１乃至Ｓ６０３は、全てのメモリインスタンスに対するテストが完了するまで繰り返される（Ｓ６０４−ＮＯ）。
全てのメモリインスタンスに対するテストが完了した場合には（Ｓ６０４−ＹＥＳ）、図６に示すように、出力工程（Ｓ６０５）が行われる。出力工程（Ｓ６０５）では、出力部３９が、救済解レジスタ３７に記憶された全てのメモリインスタンスの救済解及び良否判定レジスタ３８に記憶された全てのメモリインスタンスの良否判定結果を外部装置（図示せず）に出力する。
図６に示すように、本発明の実施例１に係る半導体集積回路のテストは、出力工程（Ｓ６０５）の後に終了する。
なお、本発明の実施例１では、各メモリカラー１０ａ乃至１０ｎのメモリは、それぞれ、任意のビット幅で所定のデータを記憶する例について説明したが、同一のビット幅で所定のデータを記憶しても良い。この場合には、ビット比較部３４に設けられているＡＮＤ素子は省略される。
本発明の実施例１によれば、図６に示すように、救済解レジスタ３７及び良否判定レジスタ３８は、各メモリカラー１０ａ乃至１０ｎと一対一に（すなわち、メモリインスタンス毎に）救済解及び良否判定結果を記憶するので、全てのメモリインスタンスに対するテストが完了するまでＢＩＳＴ回路２０を動作させ続けることができる。その結果、メモリのテスト時間が短縮する。
また、本発明の実施例１によれば、図３に示すように、各メモリカラー１０ａ乃至１０ｎは、システム用入力端子又はテスト用入力端子を選択する選択回路を備えているので、ＢＩＳＴ回路２０及び解析回路３０を共有することができる。その結果、テスト用の回路の追加による半導体集積回路の規模の増加が抑えられる。
次に、本発明の実施例２について説明する。本発明の実施例２は、救済解レジスタ及び良否判定レジスタを最小限のレジスタで構成する半導体集積回路の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
まず、本発明の実施例２に係る半導体集積回路の構成について図７及び図８を参照して説明する。図７は、本発明の実施例２に係る半導体集積回路の構成を示すブロック図である。図８は、図７の救済解レジスタ３７及び良否判定レジスタ３８の構成を示すブロック図である。
図７に示すように、ＢＩＳＴ回路２０は、テスト制御部２１と、データ生成部２２と、アドレス生成部２３と、制御信号生成部２４と、を備えている。なお、データ生成部２２、アドレス生成部２３、及び制御信号生成部２４は、本発明の実施例１と同様である。
図７に示すように、テスト制御部２１は、データ生成部２２及び解析回路３０のメモリ出力選択部３１に接続されている。また、テスト制御部２１は、メモリカラー１０ａ乃至１０ｎのメモリに対し、必要なテストが行えるようにデータ生成、アドレス生成、及び制御信号生成を所定の手順で行うことによりテストを実行するとともに、ｎ個のメモリカラー１０ａ乃至１０ｎのうち、テストの対象となるメモリを選択するためのメモリ選択信号を生成して、メモリ出力選択部３１に出力するようになっている。例えば、テスト制御部２１は、テスト中のメモリインスタンスを認識して、その出力を選択するためのメモリ選択信号を生成する。また、テスト制御部２１は、１つのメモリインスタンスに対するテストが完了したときにテスト完了通知を生成して外部装置（図示せず）に出力し、外部装置（図示せず）からテスト再開通知を入力したときにメモリ選択信号を生成することによって、複数のテストの間で完了と再開の同期を取るようになっている。
図７に示すように、解析回路３０は、メモリ出力選択部３１と、取込レジスタ３２と、ビット比較部３４と、救済解析部３５と、良否判定部３６と、救済解レジスタ３７と、良否判定レジスタ３８と、出力部３９と、を備えている。なお、メモリ出力選択部３１、取込レジスタ３２、ビット比較部３４、救済解析部３５、及び良否判定部３６は、本発明の実施例１と同様である。
図７に示すように、救済解レジスタ３７は、救済解析部３５及び出力部３９に接続され、良否判定レジスタ３８は、良否判定部３６及び出力部３９に接続されている。また、救済解レジスタ３７は、救済解析部３５から出力された救済解を記憶し、良否判定レジスタ３８は、良否判定部３６の良否判定結果を記憶するようになっている。例えば、図８に示すように、救済解レジスタ３７は、１個の第１救済解レジスタ３７Ａと、１個の第２救済解レジスタ３７Ｂと、を備えている。第１救済解レジスタ３７Ａは、救済解析部３５及び第２救済解レジスタ３７Ｂに接続され、第２救済解レジスタ３７Ｂは、第１救済解レジスタ３７Ａ及び出力部３９に接続されている。第１救済解レジスタ３７Ａに記憶された救済解は、１つのメモリインスタンスに対するテストが完了したときに第２救済解レジスタ３７Ｂに転送される。
図７に示すように、良否判定レジスタ３８は、１個の第１良否判定レジスタ３８Ａと、１個の第２良否判定レジスタ３８Ｂと、を備えている。第１良否判定レジスタ３８Ａは、良否判定部３６及び第２良否判定レジスタ３８Ｂに接続され、第２良否判定レジスタ３８Ｂは、第１良否判定レジスタ３８Ａ及び出力部３９に接続されている。第１良否判定レジスタ３８Ａに記憶された良否判定結果は、１つのメモリインスタンスに対するテストが完了したときに第２良否判定レジスタ３８Ｂに転送される。
図７に示すように、出力部３９は、救済解レジスタ３７及び良否判定レジスタ３８、並びに外部装置（図示せず）に接続されている。また、出力部３９は、１つのメモリインスタンスに対するテストが完了したときに、救済解レジスタ３７に記憶された救済解及び良否判定レジスタ３８に記憶された良否判定結果をパラレル信号又はシリアル信号としてメモリテスタなどの外部装置（図示せず）に出力するようになっている。この救済解及び良否判定結果は、外部装置（図示せず）上でその後の工程に利用される。
次に、本発明の実施例２に係る半導体集積回路の処理について図９を参照して説明する。図９は、本発明の実施例２に係る半導体集積回路のテストの処理手順を示すタイミングチャートである。
図９において、Ｇは、図７に示す半導体集積回路（メモリカラー１０、ＢＩＳＴ回路２０、および解析回路３０）を含むグループを示し、Ｍは、テスト対象となるメモリインスタンスを示している。例えば、メモリインスタンスＭ１１およびＭ１２は、グループＧ１においてテストされ、メモリインスタンスＭ２１およびＭ２２は、グループＧ２においてテストされ、メモリインスタンスＭ３１およびＭ３２は、グループＧ３においてテストされる。また、図９において、縦方向の矢印は、テスト時間Ｔを示している。すなわち、各グループＧ１乃至Ｇ３では、それぞれ、異なるテスト時間ＴでメモリインスタンスＭのテストが実行される。
はじめに、時間Ｔ０では、グループＧ１乃至Ｇ３において、同時にメモリインスタンスＭのテストが開始する。
時間Ｔ１では、グループＧ１において、メモリインスタンスＭ１１のテストが完了し、テスト完了通知が出力され、メモリインスタンスＭ１１のテスト結果の転送が行われた後に、メモリインスタンスＭ１２のテストが開始する。テスト結果の転送では、第１良否判定レジスタ３８Ａに記憶された良否判定結果が第２良否判定レジスタ３８Ｂに転送され、第１救済解レジスタ３７Ａに記憶された救済解析結果が第２救済解レジスタ３７Ｂに転送される。一方、グループＧ２及びＧ３においては、メモリインスタンスＭ２１及びＭ３１のテストが実行されている。
時間Ｔ２では、グループＧ２において、メモリインスタンスＭ２１のテストが完了し、テスト完了通知が出力され、メモリインスタンスＭ２１のテスト結果の転送が行われた後に、メモリインスタンスＭ２２のテストが開始する。一方、グループＧ１及びＧ３においては、メモリインスタンスＭ１２及びＭ３１のテストが実行されている。
時間Ｔ３では、グループＧ１において、メモリインスタンスＭ１２のテストが完了する。この時点では、メモリインスタンスＭ１１のテスト結果が出力されていないので、メモリインスタンスＭ１２のテスト結果の転送は行われない。一方、グループＧ２及びＧ３においては、メモリインスタンスＭ２２およびＭ３１のテストが実行されている。
時間Ｔ４では、グループＧ３において、メモリインスタンスＭ３１のテストが完了し、テスト完了通知が出力され、メモリインスタンスＭ３１のテスト結果の転送が行われた後に、メモリインスタンス３２のテストが開始する。この時点で、全グループＧ１乃至Ｇ３においてテスト完了通知が出力されるので、全グループＧ１乃至Ｇ３の第２良否判定レジスタ３８Ｂおよび第２救済解レジスタ３７Ｂに記憶されたテスト結果が外部装置（図示せず）に出力される。一方、グループＧ１においては、メモリインスタンスＭ１２のテスト結果の転送が行われ、テスト完了通知が出力された状態が維持される。その結果、グループＧ１のテストが全て完了する。他方、グループＧ２においては、メモリインスタンス２２のテストが実行されている。
時間Ｔ５では、グループＧ２において、メモリインスタンスＭ２２のテスト結果の転送が行われ、テスト完了通知が出力された状態が維持される。その結果、グループＧ２のテストが全て完了する。
時間Ｔ６では、グループＧ３において、メモリインスタンスＭ３２のテストが完了し、テスト完了通知が出力され、メモリインスタンスＭ３２のテスト結果の転送が行われ、テスト完了通知が出力された状態が維持される。その結果、グループＧ３のテストが全て完了する。この時点で、全グループＧ１乃至Ｇ３のテスト完了通知が出力されるので、全グループＧ１乃至Ｇ３の第２良否判定レジスタ３８Ｂおよび第２救済解レジスタ３７Ｂに記憶されたテスト結果が外部装置（図示せず）に出力される。
本発明の実施例２によれば、図８に示すように、救済解レジスタ３７及び良否判定レジスタ３８がそれぞれ２個のレジスタで構成されるので、テスト用の回路の追加による半導体集積回路の規模の増加がさらに抑えられる。
また、本発明の実施例２によれば、図９に示すように、テスト制御部２１が、各ＢＩＳＴ回路２０のテスト完了タイミングの同期を取るようにテストを制御するので、外部装置（図示せず）に複雑なソフトウェアを実装する必要がなくなる。
本発明の実施例１に係る半導体集積回路の構成を示すブロック図である。 本発明の実施例１に係る半導体集積回路の構成を示すブロック図である。 図２のメモリカラー１０ａ乃至１０ｎの構成を示すブロック図である。 図２のビット比較部３４の構成を示すブロック図である。 図２の救済解レジスタ３７及び良否判定レジスタ３８の構成を示すブロック図である。 本発明の実施例１に係る半導体集積回路のテストの処理手順を示すフローチャートである。 本発明の実施例２に係る半導体集積回路の構成を示すブロック図である。 図７の救済解レジスタ３７及び良否判定レジスタ３８の構成を示すブロック図である。 本発明の実施例２に係る半導体集積回路のテストの処理手順を示すタイミングチャートである。
符号の説明
１０ メモリカラー
２０ ＢＩＳＴ回路
２１ テスト制御部
２２ データ生成部
２３ アドレス生成部
２４ 制御信号生成部
３０ 解析回路
３１ メモリ出力選択部
３２ 取込レジスタ
３４ ビット比較部
３５ 救済解析部
３６ 良否判定部
３７ 救済解レジスタ
３８ 良否判定レジスタ
３９ 出力部

Claims (5)

  1. データを記憶可能な複数のメモリと、
    前記複数のメモリのテストを行う組込自己テスト回路と、
    前記組込自己テスト回路のテスト結果を解析する解析回路と、を備え、
    前記組込自己テスト回路は、
    前記テストを実行するとともに、前記複数のメモリのうち、前記テストの対象となるメモリを選択するためのメモリ選択信号を生成するテスト制御部と、
    書込アドレスを生成するアドレス生成部と、
    書込データを生成するとともに、その書込データに対応する前記メモリの出力期待値を生成するデータ生成部と、
    前記メモリの前記書込アドレスへの、前記書込データの書込動作及び読出動作を行う制御信号を生成する制御信号生成部と、を備え、
    前記解析回路は、
    前記テスト制御部によって生成されたメモリ選択信号に基づいて前記複数のメモリの出力データを切り替えるメモリ出力選択部と、
    前記メモリ出力選択部によって選択された出力データと前記データ生成部によって生成された出力期待値とをビットごとに比較するビット比較部と、
    前記ビット比較部の比較結果に基づいて、前記メモリの良否判定を行う良否判定部と、
    前記複数のメモリにそれぞれ対応して設けられ、前記良否判定部の良否判定結果を記憶する複数の良否判定レジスタと、
    前記ビット比較部の比較結果に基づいてメモリ不良を解析して、救済解を生成する救済解析部と、
    前記複数のメモリにそれぞれ対応して設けられ、前記救済解析部によって生成された救済解を記憶する複数の救済解レジスタと、
    前記複数の良否判定レジスタに記憶された良否判定結果及び前記複数の救済解レジスタに記憶された救済解を外部へ出力する出力部と、を備えることを特徴とする半導体集積回路。
  2. データを記憶可能な複数のメモリと、
    前記複数のメモリのテストを行う組込自己テスト回路と、
    前記組込自己テスト回路のテスト結果を解析する解析回路と、を備え、
    前記組込自己テスト回路は、
    複数のテストの間で完了と再開の同期を取るように前記テストを実行するとともに、前記複数のメモリのうち、前記テストの対象となるメモリを選択するためのメモリ選択信号を生成するテスト制御部と、
    書込アドレスを生成するアドレス生成部と、
    書込データを生成するとともに、その書込データに対応する前記メモリの出力期待値を生成するデータ生成部と、
    前記メモリの前記書込アドレスへの、前記書込データの書込動作及び読出動作を行う制御信号を生成する制御信号生成部と、を備え、
    前記解析回路は、
    前記テスト制御部によって生成されたメモリ選択信号に基づいて前記複数のメモリの出力データを切り替えるメモリ出力選択部と、
    前記メモリ出力選択部によって選択された出力データと前記データ生成部によって生成された出力期待値とをビットごとに比較するビット比較部と、
    前記ビット比較部の比較結果に基づいて、前記組込自己テスト回路によってテストされた前記メモリの良否判定を行う良否判定部と、
    前記良否判定部の良否判定結果を記憶可能な良否判定レジスタと、
    前記ビット比較部の比較結果に基づいてメモリ不良を解析して、救済解を生成する救済解析部と、
    前記救済解析部によって生成された救済解を記憶可能な救済解レジスタと、
    前記組込自己テスト回路によって行われた１つのメモリインスタンスに対するテストが完了したときに、前記良否判定レジスタに記憶された良否判定結果及び前記救済解レジスタに記憶された救済解を外部へ出力する出力部と、を備えることを特徴とする半導体集積回路。
  3. 前記良否判定レジスタは、前記良否判定部の良否判定結果を記憶する第１及び第２良否判定レジスタを有し、
    前記救済解レジスタは、前記救済解を記憶する第１及び第２救済解レジスタを有し、
    前記組込自己テスト回路によって行われた１つのメモリインスタンスに対するテストが完了したときには、前記良否判定レジスタは、前記第１良否判定レジスタに記憶された良否判定結果を前記第２良否判定レジスタに転送し、前記救済解レジスタは、前記第１救済解レジスタに記憶された救済解を前記第２救済解レジスタに転送し、前記テスト制御部は、テスト完了通知を作成し、
    前記出力部は、前記テスト制御部によって前記テスト完了通知が作成された後に、前記第２良否判定レジスタに記憶された良否判定結果及び前記第２救済解レジスタに記憶された救済解を外部へ出力する請求項２に記載の半導体集積回路。
  4. 前記良否判定部または前記救済解析部と前記メモリ出力選択部との間に設けられ、前記メモリ出力選択部によって選択された出力データを記憶可能な取込レジスタをさらに備える請求項１乃至３のいずれか１項に記載の半導体集積回路。
  5. 前記複数のメモリは、異なるビット幅を有するものが含まれ、
    前記ビット比較部は、前記メモリ出力選択部によって選択された出力データのビット幅が前記複数のメモリのビット幅のうち最大のビット幅でない場合に、前記出力データのビット幅を前記最大のビット幅となるように、所定ビットをマスクする請求項１乃至４の何れか１項に記載の半導体集積回路。
JP2008293457A 2008-11-17 2008-11-17 半導体集積回路 Pending JP2010123159A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008293457A JP2010123159A (ja) 2008-11-17 2008-11-17 半導体集積回路
US12/563,515 US8201037B2 (en) 2008-11-17 2009-09-21 Semiconductor integrated circuit and method for controlling semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008293457A JP2010123159A (ja) 2008-11-17 2008-11-17 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2010123159A true JP2010123159A (ja) 2010-06-03

Family

ID=42172923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008293457A Pending JP2010123159A (ja) 2008-11-17 2008-11-17 半導体集積回路

Country Status (2)

Country Link
US (1) US8201037B2 (ja)
JP (1) JP2010123159A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013065375A (ja) * 2011-09-16 2013-04-11 Toshiba Corp 半導体集積回路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225239A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体集積回路およびメモリの機能検証方法
JP4865018B2 (ja) * 2009-09-08 2012-02-01 株式会社東芝 半導体集積回路
US20130100752A1 (en) * 2011-10-20 2013-04-25 Fluiditech Ip Limited Method of restoring reconstructed memory spaces
US9087613B2 (en) 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
JP5911816B2 (ja) 2013-02-26 2016-04-27 株式会社東芝 半導体集積回路装置
JP2016134188A (ja) 2015-01-22 2016-07-25 株式会社東芝 半導体集積回路
US10153055B2 (en) 2015-03-26 2018-12-11 International Business Machines Corporation Arbitration for memory diagnostics
US9711241B2 (en) * 2015-04-01 2017-07-18 Qualcomm Incorporated Method and apparatus for optimized memory test status detection and debug
US9934086B2 (en) * 2016-06-06 2018-04-03 Micron Technology, Inc. Apparatuses and methods for selective determination of data error repair
US11373726B2 (en) * 2019-04-03 2022-06-28 Texas Instruments Incorporated Management of multiple memory in-field self-repair options
CN113721831A (zh) * 2020-05-25 2021-11-30 瑞昱半导体股份有限公司 存储器装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645451A (ja) * 1992-07-27 1994-02-18 Fujitsu Ltd 半導体記憶装置
JPH08255500A (ja) * 1994-12-28 1996-10-01 Lsi Logic Corp Ａｓｉｃメモリ設計の構成可能な組込型自己修復に関する方法、及び装置
JPH1145596A (ja) * 1997-07-24 1999-02-16 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000331499A (ja) * 1999-05-17 2000-11-30 Nec Eng Ltd メモリテスト回路および半導体集積回路
JP2002319298A (ja) * 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2006331571A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016156A (ja) * 2006-07-07 2008-01-24 Toshiba Corp 半導体集積回路
JP2008146754A (ja) * 2006-12-11 2008-06-26 Toshiba Corp 半導体集積回路およびそのテスト方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308621B1 (ko) * 1998-11-19 2001-12-17 윤종용 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템
JP4481588B2 (ja) * 2003-04-28 2010-06-16 株式会社東芝 半導体集積回路装置
JP4157066B2 (ja) 2004-03-29 2008-09-24 株式会社東芝 半導体集積回路
US20080165599A1 (en) * 2006-01-31 2008-07-10 Gorman Kevin W Design structure used for repairing embedded memory in an integrated circuit
US7518918B2 (en) * 2006-01-31 2009-04-14 International Business Machines Corporation Method and apparatus for repairing embedded memory in an integrated circuit
JP4455623B2 (ja) 2007-07-19 2010-04-21 株式会社東芝 半導体集積回路及びそのテストシステム
JP2009059434A (ja) 2007-08-31 2009-03-19 Toshiba Corp 半導体集積回路
JP2009163790A (ja) 2007-12-28 2009-07-23 Toshiba Corp オンチップ不良情報解析装置及びオンチップ不良情報解析方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645451A (ja) * 1992-07-27 1994-02-18 Fujitsu Ltd 半導体記憶装置
JPH08255500A (ja) * 1994-12-28 1996-10-01 Lsi Logic Corp Ａｓｉｃメモリ設計の構成可能な組込型自己修復に関する方法、及び装置
JPH1145596A (ja) * 1997-07-24 1999-02-16 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000331499A (ja) * 1999-05-17 2000-11-30 Nec Eng Ltd メモリテスト回路および半導体集積回路
JP2002319298A (ja) * 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2006331571A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016156A (ja) * 2006-07-07 2008-01-24 Toshiba Corp 半導体集積回路
JP2008146754A (ja) * 2006-12-11 2008-06-26 Toshiba Corp 半導体集積回路およびそのテスト方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013065375A (ja) * 2011-09-16 2013-04-11 Toshiba Corp 半導体集積回路
US8599632B2 (en) 2011-09-16 2013-12-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit

Also Published As

Publication number Publication date
US20100125766A1 (en) 2010-05-20
US8201037B2 (en) 2012-06-12

Similar Documents

Publication Publication Date Title
JP2010123159A (ja) 半導体集積回路
US7185243B1 (en) Testing implementation suitable for built-in self-repair (BISR) memories
US8037376B2 (en) On-chip failure analysis circuit and on-chip failure analysis method
US7577885B2 (en) Semiconductor integrated circuit, design support software system and automatic test pattern generation system
JP4044075B2 (ja) 半導体集積回路の試験回路及び試験方法
US7512001B2 (en) Semiconductor memory device, test system including the same and repair method of semiconductor memory device
JP2006236551A (ja) テスト機能を有する半導体集積回路および製造方法
JP5611916B2 (ja) 半導体集積回路
JP2010182366A (ja) 半導体装置
JP2004310951A (ja) 半導体集積回路およびその検査方法
US20130051158A1 (en) Integrated circuit, testing apparatus for integrated circuit, and method of testing integrated circuit
US7315479B2 (en) Redundant memory incorporating serially-connected relief information storage
JP2006252702A (ja) 半導体集積回路装置及びその検査方法
KR20030085466A (ko) 반도체 집적 회로 장치
US9443611B2 (en) Semiconductor integrated circuit with bist circuit
JP2008262630A (ja) 半導体集積回路及びメモリ検査方法
JP2005100542A (ja) 半導体記憶装置とそのテスト方法
US7038956B2 (en) Apparatus and method for reading out defect information items from an integrated chip
JP2007272982A (ja) 半導体記憶装置およびその検査方法
JP2008059718A (ja) 半導体記憶装置
JP2008082976A (ja) Ｆｂｍ生成装置、ｆｂｍ生成方法
JP4215723B2 (ja) 集積回路
JP4761995B2 (ja) 半導体集積回路及びそのテスト方法
KR100579049B1 (ko) 메모리 테스트 장치 및 이를 수행하는 방법
JP2005004876A (ja) 半導体記憶装置とその評価方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130219