JP2008146754A - 半導体集積回路およびそのテスト方法 - Google Patents
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Abstract
【解決手段】同一チップに搭載され、I/O方向の救済が可能な多ビット構成の複数のSRAM111〜113と、各SRAMの出力側に対応して接続され、対応するSRAMから出力される多ビットのメモリデータを多ビットの期待値データと比較する複数の比較回路121〜123と、複数の比較回路から出力される多ビットの比較結果を纏める論理回路13と、複数のSRAMで共有され、論理回路から出力される多ビットのデータを処理して置換解析を行い、複数のSRAMを同様に救済する救済情報を生成する1つの置換解析回路14と、救済情報を格納し、当該救済情報を使用して複数のSRAMに対して救済を行うヒューズ回路16を具備する。
【選択図】 図1
Description
図1は、本発明の半導体集積回路の第1の実施形態に係るメモリLSIの一部とそのテスト方法のシステム構成を示すブロック図である。図2は、図1中のBIRA回路の構成および出力情報の一例を示している。図3は、図1中の比較回路、論理回路、BIRA回路の構成の一具体例を示している。
図4は、本発明の第2の実施形態に係るメモリLSIの一部の構成の一具体例を示している。図4に示すLSIは、第1の実施形態のLSIと比べて、3つのヒューズ回路161〜163を用いた点と、3つの比較回路121〜123を同時または択一的に使用するように制御する制御信号FZ1〜FZ3を用いた点と、テストシーケンスが異なり、その他は同じである。
前述した第2の実施形態においてSRAMの不良は実際には少ないので、第3の実施形態では、ヒューズ回路の数をSRAMの数よりも削減している。図6は、本発明の第3の実施形態に係るメモリLSIの一部の構成の一具体例を示している。図6に示すLSIは、第2の実施形態のLSIと比べて、ヒューズ回路60と、各SRAM111〜113に対応して設けられた選択回路(Sel.)641〜643と、テストシーケンスが異なり、その他は同じである。
Claims (5)
- 同一チップに搭載され、I/O方向の救済が可能な多ビット構成の複数のメモリ回路と、
前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、
前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、
前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する1つの置換解析回路と、
前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路と
を具備することを特徴とする半導体集積回路。 - 前記論理回路は、前記各比較回路からそれぞれ出力される多ビットの比較結果をビット毎に論理和または論理積をとることを特徴とする請求項1記載の半導体集積回路。
- 前記複数の比較回路は、それぞれ対応して制御信号が供給され、当該制御信号により個別に制御され、当該制御信号の非活性状態の時には多ビットの比較結果を強制的に一致データに設定し、
前記置換解析回路は、前記複数の比較回路が択一的に活性されることによって前記複数のメモリ回路に対して個別に置換解析を行い、当該メモリ回路を救済する救済情報を生成し、
前記不揮発記憶回路は、前記救済情報を個別に格納する複数個の不揮発記憶回路からなる
ことを特徴とする請求項2記載の半導体集積回路。 - 前記複数個の不揮発記憶回路の数は、前記複数個のメモリ回路の数よりも少なく、
前記複数個の不揮発記憶回路に格納された複数個の救済情報のうちのどの救済情報をどのメモリ回路で使用するかの対応関係を指定するメモリ選択データを格納する選択回路をさらに具備することを特徴とする請求項3記載の半導体集積回路。 - 同一チップに搭載された多ビット構成の複数のメモリ回路と、
前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、
前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、
前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する1つの置換解析回路と、
前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路とを具備し、
前記複数の比較回路は、それぞれ対応して制御信号が供給され、当該制御信号により個別に制御され、当該制御信号の非活性状態の時には多ビットの比較結果を強制的に一致データに設定し、前記置換解析回路は、前記複数の比較回路が択一的に活性されることによって前記複数のメモリ回路に対して個別に置換解析を行い、当該メモリを救済する救済情報を生成し、前記不揮発記憶回路は、前記救済情報を個別に格納する複数個の不揮発記憶回路からなる半導体集積回路の前記メモリ回路のテストに際して、
前記複数のメモリ回路に対して同時にテストを行い、そのテスト結果に基づいて、前記複数のメモリ回路に対して個別にテストを行うかどうかを決定し、必要であれば個別にテストを行うことを特徴とする半導体集積回路のテスト方法。
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