JPS63239696A - 冗長回路付メモリの試験装置 - Google Patents

冗長回路付メモリの試験装置

Info

Publication number
JPS63239696A
JPS63239696A JP62073325A JP7332587A JPS63239696A JP S63239696 A JPS63239696 A JP S63239696A JP 62073325 A JP62073325 A JP 62073325A JP 7332587 A JP7332587 A JP 7332587A JP S63239696 A JPS63239696 A JP S63239696A
Authority
JP
Japan
Prior art keywords
memory
test
output
redundant circuit
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62073325A
Other languages
English (en)
Inventor
Mitsuo Isobe
磯部　満郎
Toru Kimura
亨 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP62073325A priority Critical patent/JPS63239696A/ja
Priority to US07/171,860 priority patent/US4833652A/en
Publication of JPS63239696A publication Critical patent/JPS63239696A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、冗長回路付メモリの試験装置に関するもの
で、特に冗長回路を使用することにより不良チップを救
済できるか否かを迅速に判定するために使用されるもの
である。
（従来の技術） 近年、半導体メモリの大容量化に伴い、冗長回路技術は
必須のものとなっている。冗長回路とは正規のメモリア
レイに加えて予備の列ないし行のメモリセルを付加した
もので、正規のメモリアレイ内に不良列ないし行、ある
いは不良ビットが存在した場合に適当な手段により予備
列ないし行に置換し、不良チップを救済するものである
。
従来は、上記冗長回路を使用することにより不良チップ
を救済できるか否かの判定は次のようにしている。すな
わち、半導体メモリテスタを用いて完成された半導体メ
モリの動作試験を行ない、被測定メモリの正規メモリア
レイに対する不良状態を上記半導体メモリテスタ内の不
良解析メモリと呼ばれる被測定メモリと同等かそれ以上
の容量をもつメモリユニット内に取り込み、その後、被
測定メモリの予備列ないし行の数に対応した適当なアル
ゴリズムにより不良チップを救済できるか否かを判定し
ている。この不良救済のアルゴリズムとしては、各列も
しくは行に存在する不良ビットの多い順に被測定メモリ
に付加しである予備列ないし行の本数分を疑似的にあて
はめて検索し、救済の判定を行なうのが一般的である。
次に、上記不良チップの救済について詳しく説明する。
第８図は半導体メモリの主要部分を示しており、１はマ
トリクス状に配置された複数のメモリセル８，８．・・
・の内から特定のメモリセルを選択するためのアドレス
信号Ａｄｄが入力されるアドレス入力端子、２はアドレ
ス入力回路、３及び１１は行及び列デコーダ、４，４．
・・・は複数のメモリセル８，８．・・・のうち行方向
を選択するワード線、５及び５はメモリセル８，８．・
・・とデータの授受を行うためのビット線対、６は上記
ビット線対５，５と電源端子７間に挿入されこれらのビ
ット線対５．５を充電するための負荷回路、９はデータ
入出力端子１４に入力されたデータＤを上記アドレス信
号Ａｄｄで選択されたメモリセル８に書き込むための書
き込み回路であり、書き込み制御端子１５に入力される
書き込み制御信号Ｗ及び書き込み制御回路１３の出力で
制御される。また、１０は選択されたメモリセル８から
ビット線対５゜可へ出力された微少な電位差を高速で増
幅するためのセンスアンプ、１２はこのセンスアンプ１
０の出力をデータ入力出端子１４を介して外部に出力す
るとともに、外部からのデータＤを入力するためのデー
タ入出力回路である。さらに、１６はメモリセル８に不
良が発見された場合、その不良のメモリセルの替わりに
冗長用のメモリセル８゛を冗長用ワード線４′を用いて
選択するための冗長用制御回路である。
次に、」−記憶８図に示した半導体メモリの動作を説明
する。メモリセル８，８．・・・へのデータＤの書き込
み動作の場合には、まずアドレス信号Ａｄｄがアドレス
入力端子１からアドレス入力回路２に入力され、このア
ドレス入力回路２の出力を行デコーダ３でデコードする
ことにより１つのワード線４が選ばれる。これによって
選ばれたワード線４に接続されているメモリセル８，８
．・・・が選択される。一方、データ入出力端子１４に
与えられた入力データＤは、データ入出力回路１２を介
して列デコーダ１１で選択されたビット線対５゜５へ、
書き込み制御信号Ｗ及び書き込み制御回路１３で制御さ
れる書き込み回路９を通じて出力される。そして、この
選択されたビット線対５．可と上記選択されたワード線
４とによって選択された１つのメモリセル８へ入力デー
タＤが書き込まれる。
これに対して読み出し動作の場合には、書き込みと同様
にして１本のラード線４を選択すると、このワード線に
接続されたメモリセル８，８．・・・が選択され、これ
らのメモリセル８，８．・・・内の記憶データが各ビッ
ト線対５．可に微少な電位差として現われる。この微少
電位差をセンスアンプ１０で増幅し、列デコーダ１１で
選択されたビット線対５．５上のデータのみを上記デー
タ入出力回路１２を介してデータ入出力端子１４へ出力
する。
そして、上述したような書き込み及び読み出しの動作テ
ストを全てのメモリセル８，８．・・・に対して行ない
、いずれかのメモリセル８に不良が発見された場合には
、冗長制御回路１６を予め不良メモリセルを選択するア
ドレス信号Ａｄｄが与えられた時に、その不良メモリセ
ルの接続されているワード線４の替わりに冗長用のワー
ド線４゛が選択されるようにプログラムしておく。この
プログラムには、一般にポリシリコンで形成したヒユー
ズをレーザで溶断する方法が用いられる。このようにプ
ロゲラＡすることにより、仮に不良メモリセルを選択す
るアドレス入力があっても、不良メモリセルの替わりに
冗長用のメモリセル８−が選択されるため、外から見れ
ば不良のないチップと同じになり、通常と同様な書き込
み及び読み出し動作が可能となる。
但し、上述した不良メモリセルと冗長用のメモリセルと
の置換は、冗長用のメモリセル８′に接続されたワード
線４′の数までであり、それ以上の不良メモリセルが発
見された場合には、そのチップは不良品となる。
ところで、従来の半導体メモリでは、製造工程が終了後
最初のテストを行ない、不良メモリセルが存在した場合
にはその救済のために冗長用制御回路１６のプログラム
を行ない、再度テストを行なってから種々の組立工程（
良品のみ）を経て製品化されるわけであるが、最初のテ
ストでは後の工程での不良発生を減らすため一般に厳し
い条件で複雑なテストを行なっている。
しかし従来技術による判定方法は、被測定メモリの動作
試験終了後に不良チップが救済できるか否かの判定を行
なうため、冗長回路により不良チップ救済の可否を判定
する時間は動作試験時間と動作試験結果によって救済の
可否を判定する時間とを加算した時間となる。この試験
は製造工程終了後の試験であるので良品、不良品に関わ
らず、また不良品でも冗長回路による救済可能、不可能
に関わらず行なうため試験時間が長くなる。一般に冗長
回路による救済可否の判定は、ウェハ段階で極めて多く
のチップに対して行なうべきもので、上記の判定を被測
定メモリの不良ビット数により明らかに救済不可と判定
できるチップを除いても残りの他のチップ全てに対して
実施することは非能率的と言わざるを得ない。特に生産
ラインにおいて膨大な数のチップに対して実施すること
は非能率的であり、試験のためのコストを上昇させる原
因となる。しかも最近の半導体メモリは高速化。
高機能化が進み、それを試験するテスタも高級で価格も
高くなっており、このようなテスタを長時間使用するた
め試験のためのコストが非常に高くなる。
（発明が解決しようとする問題点） 上述したように、従来の冗長四路付メモリの試験装置で
は、試験時間が長く試験のためのコストも高くなる欠点
ある。
この発明は、上記の問題点を改善すべくなされたもので
、冗長回路を備えたメモリにおいて不良チップを救済で
きるか否かの判定を被測定メモリの動作試験と並行して
行ない、動作試験の終了と同時に救済の可否判定及び救
済アドレスを得るようにすることにより、試験時間の短
縮と低コスト化が図れる冗長回路付メモリの試験装置を
提供することを目的とするものである。
［発明の構成］ （問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、不良検
出手段と、不良の数を計数する計数手段と、この計数手
段が不良救済の限界を越えたことを知らせる出力手段を
持たせることにより、簡単なテストで自己を診断して良
品。
救済可能品、不良品の判別を行ない、試験時間の短縮化
、低コストを図るものである。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。これから説明する第１の実施例は、上記不良検出
手段、計数手段、及び出力手段をＬＳＩテスタ中に設け
たものである。
第１図は、ノ本の予備行をもった０行ｍ列の被測定半導
体メモリ（以下ＭＵＴと略称する）の試験装置の構成を
示している。不良解析メモリ（以下ＡＦＭと略称する）
５１には、ＭＵＴの動作試験によって得た各アドレスの
パス／フェイル情報がこのＭＵＴのアドレスに対応した
アドレスに順次１ビツトずつ入力される。上記ＡＦＭ５
１の任意のアドレスに人力されるパス／フェイル情報の
順番は動作試験時のテストパターンと同様でよいが、こ
こではＡＦＭ５１の左上のアドレスを０番地として行方
向に順次人力して行くものとする。
ＡＦＭ５１の０番地から行方向に順次入力されるＭＵＴ
における各アドレスのパス／フェイル情報は、フェイル
情報が入力されるとＡＦＭ５１の対応したアドレスに“
１”が書き込まれる。そして、ＡＦＭ５１の各行にそれ
ぞれ対応しているフェイルフラグレジスタ５２には０本
の行のうち不良の存在する行に対応した部分に“１＃を
立てる。
これにより不良ビットのある行の位置を得ることができ
る。次にフェイルフラグレジスタ５２の“１゛をフェイ
ルフラグカウンタ５３で計数することにより不良の行数
を得る。この不良行数を救済可否判定装置５４に入力し
、冗長回路により不良チップの救済が可能か否かを判定
する。ここで上記救済可否判定装置５４には予め予備行
の本数ｌを入力しておき、この予備行の数ノを越えると
救済不可能とする。そして、この救済可否判定装置５３
から救済可否判定出力を得る。
以上の動作をＭＵＴの各アドレスのパス／フェイル情報
が入力される毎に行なうことにより、ＭＵＴの動作試験
と同時に冗長回路により不良チップの救済が可能か否か
を判定することができる。
さらに救済可能と判断された場合、フェイルフラグレジ
スタ５２の内容を出力することによりＭＵＴの動作試験
と同様に救済アドレスを得ることも可能となる。
第２図は、予備行に置き換え可能なアドレスに制限のあ
る場合、すなわち多ビツト構成（ここでは４ビツト）の
ＭＵＴでも試験が可能な試験装置の構成例を示している
。第２図において、前記第１圀と同一構成部分には同じ
符号を付してその詳細な説明は省略する。この場合には
、図示する如くフェイルフラグカウンタ５２を複数に分
割しておき、それぞれにフェイルフラグカウンタ５３＋
〜５３４及び救済可否判定装置５４１〜５４４を設け、
その出力をアンドゲート５５に供給して論理積を取り、
この論理積出力を救済可否出力とする。この出力信号は
独立に使用しても良いが、スイッチ５６に接続して制御
信号Ｃ８で切換える方式にし、ＭＵＴが１ビツト構成の
場合には救済可否判定装置５４の出力を選択し、多ビッ
ト（４ビツト）構成の場合にはアンドゲート５５の出力
を選択するようにすれば、どのようなビット構成のＭＵ
Ｔにも適用できる。
第３図は、この発明の試験装置を用いて構成した半導体
メモリのテスタを示している。第３図において、前記第
１図及び第２図と同一構成部分には同じ符号を付してお
り、パターン発生器５７から出力されるテストパターン
データは、ドライバ５８を介して被測定半導体メモリ５
９に供給されて書き込まれる。そして、この被測定半導
体メモリ５９から読み出したデータと上記パターン発生
器５７から出力されたテストパターンデータとがコンパ
レータ６０で比較され、この比較出力がパス／フェイル
情報として不良解析メモリ５１に書き込まれる。そして
、救済可否判定装置５４から出力される救済可否判定出
力を上記パターン発生器５７に供給し、不良の行数が冗
長用の予備行の数を越えて救済不可となった場合にはこ
のパターン発生器５７の動作を停止させ、試験を中止さ
せるようにして成る。
このような構成によれば、ＭＵＴの動作試験と同時に冗
長回路による不良チップの救済の可否が判断でき、不良
アドレスも得ることができるため大幅に時間の短縮が可
能であり、試験コストの低減に大きく寄与する。さらに
パターン発生器に救済可否判定出力を供給してその動作
を制御することにより、試験の途中で救済不可能が判定
した場合にはＭＵＴの動作試験を中止するので、無駄な
試験を行なう必要がなく大幅な時間短縮が可能となる。
なお、上記実施例では行または列のいずれか一方を救済
するようにしたが、両方でも良いのはもちろんである。
第４図は、この発明の他の実施例を示すもので、これか
ら説明する第２の実施例では上記不良検出手段、計数手
段及び出力手段を半導体メモリと同一のチップ上に形成
している。
第４図に示す半導体メモリは、前記第８図の回路にセン
スアンプ１０の出力から不良の有無を判断する不良検出
回路３１と、不良が発見された場合にこの不良の発見さ
れた回数を計数するカウンタ３２と、このカウンタ３２
がオーバーフローした場合にオーバーフローを知らせる
端子３４と、不良が発見された場合にその情報を記憶し
ておくメモリセル２８及び２８′と、このメモリセル２
８及び２８′へ情報を書き込む書き込み回路２９からの
情報を読み出すためのセンスアンプ３０と、電源端子２
７とビット線対２５，７１間に設けられ、これらのビッ
ト線対２５．２５を充電するための負荷回路２６と、出
力回路３５及び出力端子３６とを存している。これ以外
は前記第８図の回路と同じであるので同一符号を付して
その詳細な説明は省略する。また回路の動作も前記第８
図に示した従来例と同じ部分については同一動作を行な
うので省略する。
この回路を試験する場合、まず所定のデータ（例えばす
べて“０”あるいは全て“１”）を従来と同じ方法を用
いて全てのメモリセル８，８゜・・・に書き込む。この
時、書き込み制御信号Ｗにより、カウンタ３２の内容を
リセットしておく。次いで、アドレス入力端子１にアド
レス信号Ａｄｄを与え、アドレス入力回路２、行デコー
ダ３を用いて順次全てのワード線４を選択して行く。こ
の時、１つのワード線４で選択された全てのメモリセル
８．８．・・・の内容は、ビット線対５，５を通じてセ
ンスアンプ１０に伝達される。これによって、センスア
ンプ１０でこの情報が増幅され、この増幅出力が不良検
出回路３１へ供給される。上記不良検出回路３１は、第
５図に示すように１つのワード線４で選択される全ての
センスアンプ１０の出力が入力される排他的論理和回路
となっており、メモリセル８．８．・・・から読み出さ
れた全てのデータが正しければ不良検出回路３１は“０
”を出力する。一方、メモリセル８，８．・・・からの
データが１つでも間違っていれば、メモリセル８，８゜
・・・に不良があったことを示す“１”を出力する。
“１”が出力されると、カウンタ３２でその不良の発見
された回数を計数する。同時に、書き込み回路２９によ
り同じワード線４で選択されているメモリセルに“１”
の情報を書き込むとともに、センスアンプ３０及び出力
回路３５を介して出力端子３６にこの“１“の情報を出
力する。以上の動作を全てのワード線４が選択されるよ
うに、アドレス信号Ａｄｄを順次変えてメモリセル８，
８゜・・・からの読み出し動作を行なう。この時、メモ
リセル８，８．・・・に不良が次々に発見された場合、
その都度カウンタ３２が計数を行なうが、不良を救済す
る冗長用メモリセル（スペア）の数を越えるとカウンタ
３２はオーバーフローを示す信号を出力端子３４から出
力する。このオーバーフローを知らせる信号が出力され
た場合は、既に不良を救済するスペア以上の不良が存在
して救済できないので、そのチップはそれ以上試験する
必要がない。不良の数がスペアの数以内の場合はそのチ
ップは不良を救済することが可能なので、救済するため
の冗長制御回路のヒユーズを溶断して冗長用のメモリセ
ルと置換するプログラム工程に進めば良い。、このプロ
グラムを行なうための不良メモリセルを示すアドレス信
号は、上記の読み出し動作試験時に不良を示す信号が出
力端子３６に出力された時のアドレス信号をテスタで記
憶するようにすれば、その記憶内容を参照することでわ
かる。
また上記テスト後、再度全てのメモリセル８，８゜・・
・に任意のデータの書き込みを行ないながらメモリセル
２８の内容をセンスアンプ３０、出力回路３５を通じて
出力端子３６に出力させ、そのデータが“１”の場合の
アドレス信号を調べることにより、同様に不良メモリセ
ルを示すアドレスを知ることかできる。
第６図は、前記第４図の回路におけるカウンタ３２の構
成例を示すブロック図で、ここでは不良を救済するため
の予備が４行分ある場合の構成を示している。この回路
は、よく知られているＤ形フリップフロップ３７１〜３
７３を３段縦続接続して用いたバイナリカウンタとなっ
ている。このカウンタでは、まず試験の最初の書き込み
時に全てのフリップフロップ３７１〜３７３がリセット
入力によりリセットされる。次いで試験の読み出し時に
不良が検出される毎に不良を示す“１″の信号が計数入
力端に供給され、カウンタがその回数を計数する。そし
て、不良の回数が５になるとオーバーフロー出力端子に
“１＃が出力される。
なお、上記実施例では、最初に全メモリに書き込むデー
タを全て“０”あるいは全て“１“として説明したが、
データを１行おきに異なるデータとしたチェッカーボー
ドパターンのようにする場合は、前記第５図に示した不
良検出回路３１を第７図に示すように、１行おきにセン
スアンプ１゜の出力をインバータ３８１″、３８２．・
・・で反転させたものを人力とする排他的論理和゛回路
３９とすれば良い。
このような構成によれば、半導体メモリ内部に不良検出
回路３１、不良の回数を計数するカウンタ３２、このカ
ウンタ３２のオーバーフローを知らせる出力端子３４、
不良があったことを記憶するメモリセ、ル２８、このメ
モリセル２８の内容を読み出すなめのセンスアンプ３０
、出力回路３５、及び出力端子３６を付加することによ
り、簡単な書き込み及び読み出しの試験のみでそのチッ
プが良品か不良品か判定できる。また、試験中にカウン
タ３２がオーバーフローした場合、それ以後のテストを
する必要がないため試験時間の短縮が可能である。さら
には、簡単な試験で済むということは高級なテスタを必
要としないし試験の時間も短縮できるので、試験のコス
トを低減することが可能である。
なお、前記第４図において４０で示した予備行のメモリ
セル２８＝、２８＝、・・・は、一般にはメモリセルを
マトリクス状に配置しており、上述した実施例における
不良の情報を記憶するメモリ２８．２８．・・・も通常
のメモリセル８．８．・・・とスペア用のメモリセル８
”、８−、・・・を含めてマトリクス状に配置するため
に示したもので、このメモリセル２８−．２８−、・・
・は無くてもその機能を損うものではない。
［発明の効果］ 以上説明したようにこの発明によれば、冗長回路を備え
たメモリにおいて不良チップを救済できるか否かを被測
定メモリの動作試験と並行して行ない、動作試験の終了
と同時に救済の可否判定及び救済アドレスを得るように
したので、試験時間の短縮と低コスト化が図れる冗長回
路付メモリの試験装置が得られる。゛
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる冗長回路付メモリ
の試験装置について説明するための図、第２図ないし第
７図はそれぞれこの発明の他の実施例について説明する
ための図、第８図は従来の冗長回路付きメモリの試験装
置について説明するための図である。 １・・・アドレス入力端子、２・・・アドレス入力回路
、３・・・行デコーダ、４，４．・・・　・・・ワード
線、４″、４゛、・・・　・・・冗長用ワード線、５，
５゜２５．２５・・・ビット線、６．２６・・・負荷回
路、８゜８、・・・　・・・メモリセル、８＝、８−、
・・・　・・・冗長用メモリセル、９．２９・・・書き
込み回路、１０゜３０・・・センスアンプ、１１・・・
列デコーダ、１２・・・データ入出力回路、１３・・・
書き込み制御回路、１６・・・冗長用制御回路、２８，
２８．・・・　・・・メモリセル、３１・・・不良検出
回路、３２・・・カウンタ、３４．３６・・・出力端子
、３５・・・出力回路、５１・・・不良解析メモリ、５
２・・・フェイルフラグレジスタ、５３・・・フェイル
フラグカウンタ、５４・・・救済可否判定回路、５７・
・・パターン発生器、５８・・・ドライバ、５９・・・
被測定半導体メモリ、６０・・・コンパレータ、Ａｄｄ
・・・アドレス信号、Ｄ・・・データ、Ｗ・・・書き込
み制御信号。 出願人代理人　弁理士　鈴江武彦 第５図 リセット入力 第６図

Claims (9)

    【特許請求の範囲】
  1. （１）冗長回路を備えた半導体メモリの試験装置におい
    て、正規のメモリセルの不良を検出する不良検出手段と
    、前記不良検出手段によって検出された不良の数を計数
    する計数手段と、前記計数手段の計数値が冗長回路によ
    り救済可能か否かを判定する判定手段と、前記判定手段
    の判定結果を出力する出力手段とを具備することを特徴
    とする冗長回路付メモリの試験装置。
  2. （２）前記出力手段から出力される救済可否判定出力を
    テストパターン発生器に供給し、不良の数が救済可能な
    数を越えた時にテストパターンの発生を停止させて試験
    を中止することを特徴する特許請求の範囲第１項記載の
    冗長回路付メモリの試験装置。
  3. （３）前記判定手段における救済可能か否かの判定は、
    前記計数手段の計数値と外部から入力された冗長回路の
    予備行数または列数の少なくともいずれか一方とを比較
    することにより行なうことを特徴とする特許請求の範囲
    第１項記載の冗長回路付メモリの試験装置。
  4. （４）前記不良検出手段、前記計数手段、前記判定手段
    、及び前記出力手段をメモリの各構成ビットに対応して
    設け、これら各出力手段の出力の論理積を取って救済可
    否判定出力とすることを特徴とする特許請求の範囲第１
    項記載の冗長回路付メモリの試験装置。
  5. （５）前記不良検出手段、前記計数手段、前記判定手段
    、及び前記出力手段を冗長回路付メモリと同一のチップ
    内に形成することを特徴とする特許請求の範囲第１項記
    載の冗長回路付メモリの試験装置。
  6. （６）前記不良検出手段は、メモリセルから読み出した
    データが正しいか否かを検出する不良検出回路と、この
    不良検出回路によって不良が検出された時にこの情報を
    記憶する複数のメモリセルと、このメモリセルに記憶さ
    れた情報を出力する出力回路とから成り、前記計数手段
    は予備行数または列数に対応した数までの計数を行なう
    カウンタから成り、前記出力手段は前記カウンタがオー
    バーフローを起こしたことを外部に知らせるための出力
    端子から成ることを特徴とする特許請求の範囲第５項記
    載の冗長回路付メモリの試験装置。
  7. （７）前記不良検出回路による不良検出は、１回の読み
    出しサイクルで行デコーダにより選択されたワード線に
    接続された全てのメモリセルの内容を参照して行なうこ
    とを特徴とする特許請求の範囲第６項記載の冗長回路付
    メモリの試験装置。
  8. （８）前記カウンタは、正規のメモリセルへのデータ書
    き込み制御信号に基づいてリセットされることを特徴と
    する特許請求の範囲第６項記載の冗長回路付メモリの試
    験装置。
  9. （９）前記不良が検出された時にこの情報を記憶する複
    数のメモリセルは、正規のメモリセルの各行または各列
    毎に１つずつ配設されていることを特徴とする特許請求
    の範囲第６項記載の冗長回路付メモリの試験装置。
JP62073325A 1987-03-27 1987-03-27 冗長回路付メモリの試験装置 Pending JPS63239696A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62073325A JPS63239696A (ja) 1987-03-27 1987-03-27 冗長回路付メモリの試験装置
US07/171,860 US4833652A (en) 1987-03-27 1988-03-22 Semiconductor memory device having a self-diagnosing function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62073325A JPS63239696A (ja) 1987-03-27 1987-03-27 冗長回路付メモリの試験装置

Publications (1)

Publication Number Publication Date
JPS63239696A true JPS63239696A (ja) 1988-10-05

Family

ID=13514905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62073325A Pending JPS63239696A (ja) 1987-03-27 1987-03-27 冗長回路付メモリの試験装置

Country Status (2)

Country Link
US (1) US4833652A (ja)
JP (1) JPS63239696A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132095A (ja) * 1990-09-20 1992-05-06 Toshiba Corp 冗長回路付メモリｉｃの試験装置
US7023741B2 (en) 2001-12-19 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
JP2010108585A (ja) * 2008-09-30 2010-05-13 Semiconductor Energy Lab Co Ltd 半導体記憶装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2938470B2 (ja) * 1989-06-01 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2838425B2 (ja) * 1990-01-08 1998-12-16 三菱電機株式会社 半導体記憶装置
JP2842923B2 (ja) * 1990-03-19 1999-01-06 株式会社アドバンテスト 半導体メモリ試験装置
US5315130A (en) * 1990-03-30 1994-05-24 Tactical Fabs, Inc. Very high density wafer scale device architecture
US5252507A (en) * 1990-03-30 1993-10-12 Tactical Fabs, Inc. Very high density wafer scale device architecture
MY108976A (en) * 1990-06-08 1996-11-30 Toshiba Micro Electronics Multiport memory with test signal generating circuit controlling data transfer from ram port to sam port
US5276834A (en) * 1990-12-04 1994-01-04 Micron Technology, Inc. Spare memory arrangement
US5295102A (en) * 1992-01-31 1994-03-15 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved redundant sense amplifier control
US5357471A (en) * 1992-03-20 1994-10-18 National Semiconductor Corporation Fault locator architecture and method for memories
JP2870320B2 (ja) * 1992-09-29 1999-03-17 日本電気株式会社 半導体メモリ回路
EP0632380A1 (en) * 1993-06-30 1995-01-04 International Business Machines Corporation A circuit allowing a two-pass fuse blow to memory chips combining abist and redundancy capabilities
US5561632A (en) * 1994-01-26 1996-10-01 Sony Corporation Nonvolatile semiconductor flash memory
US6037799A (en) * 1995-12-29 2000-03-14 Stmicroelectronics, Inc. Circuit and method for selecting a signal
US5771195A (en) * 1995-12-29 1998-06-23 Sgs-Thomson Microelectronics, Inc. Circuit and method for replacing a defective memory cell with a redundant memory cell
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
US5612918A (en) * 1995-12-29 1997-03-18 Sgs-Thomson Microelectronics, Inc. Redundancy architecture
US5841709A (en) * 1995-12-29 1998-11-24 Stmicroelectronics, Inc. Memory having and method for testing redundant memory cells
US6167541A (en) 1998-03-24 2000-12-26 Micron Technology, Inc. Method for detecting or preparing intercell defects in more than one array of a memory device
US6185709B1 (en) 1998-06-30 2001-02-06 International Business Machines Corporation Device for indicating the fixability of a logic circuit
US6256757B1 (en) * 2000-01-24 2001-07-03 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
US6795942B1 (en) * 2000-07-06 2004-09-21 Lsi Logic Corporation Built-in redundancy analysis for memories with row and column repair
US6862703B2 (en) * 2001-08-13 2005-03-01 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
US20150279486A1 (en) * 2014-03-26 2015-10-01 Emulex Corporation System and method for adding error protection capability to a digital logic circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5634198A (en) * 1979-08-27 1981-04-06 Nippon Telegr & Teleph Corp <Ntt> Releaving method of deficient bit of semiconductor memory
JPS59180898A (ja) * 1983-03-31 1984-10-15 Hitachi Ltd 不良ビット救済方法
JPS60209999A (ja) * 1984-04-02 1985-10-22 Hitachi Ltd Ｉｃメモリの救済方式
JPS62195800A (ja) * 1986-02-20 1987-08-28 Mitsubishi Electric Corp 冗長回路付メモリｉｃのテスト装置
JPS62214598A (ja) * 1986-03-10 1987-09-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 二次元メモリ・アレイにおける冗長ラインの割当て方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940740A (en) * 1973-06-27 1976-02-24 Actron Industries, Inc. Method for providing reconfigurable microelectronic circuit devices and products produced thereby
JPS5066124A (ja) * 1973-10-12 1975-06-04
US4414665A (en) * 1979-11-21 1983-11-08 Nippon Telegraph & Telephone Public Corp. Semiconductor memory device test apparatus
US4587638A (en) * 1983-07-13 1986-05-06 Micro-Computer Engineering Corporation Semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5634198A (en) * 1979-08-27 1981-04-06 Nippon Telegr & Teleph Corp <Ntt> Releaving method of deficient bit of semiconductor memory
JPS59180898A (ja) * 1983-03-31 1984-10-15 Hitachi Ltd 不良ビット救済方法
JPS60209999A (ja) * 1984-04-02 1985-10-22 Hitachi Ltd Ｉｃメモリの救済方式
JPS62195800A (ja) * 1986-02-20 1987-08-28 Mitsubishi Electric Corp 冗長回路付メモリｉｃのテスト装置
JPS62214598A (ja) * 1986-03-10 1987-09-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 二次元メモリ・アレイにおける冗長ラインの割当て方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132095A (ja) * 1990-09-20 1992-05-06 Toshiba Corp 冗長回路付メモリｉｃの試験装置
US8218373B2 (en) 2001-12-19 2012-07-10 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US9536610B2 (en) 2001-12-19 2017-01-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7224621B2 (en) 2001-12-19 2007-05-29 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7453739B2 (en) 2001-12-19 2008-11-18 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US11295823B2 (en) 2001-12-19 2022-04-05 Kioxia Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7916555B2 (en) 2001-12-19 2011-03-29 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7123515B2 (en) 2001-12-19 2006-10-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8477541B2 (en) 2001-12-19 2013-07-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8218374B2 (en) 2001-12-19 2012-07-10 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8743625B2 (en) 2001-12-19 2014-06-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7023741B2 (en) 2001-12-19 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US9870831B2 (en) 2001-12-19 2018-01-16 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US10410731B2 (en) 2001-12-19 2019-09-10 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US10741266B2 (en) 2001-12-19 2020-08-11 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
JP2010108585A (ja) * 2008-09-30 2010-05-13 Semiconductor Energy Lab Co Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US4833652A (en) 1989-05-23

Similar Documents

Publication Publication Date Title
JPS63239696A (ja) 冗長回路付メモリの試験装置
JP4308637B2 (ja) 半導体試験装置
KR100227451B1 (ko) 콘트롤러 대용량 메모리 혼재형 반도체 집적회로 장치 및 테스트 사용방법
US5631868A (en) Method and apparatus for testing redundant word and bit lines in a memory array
US6259637B1 (en) Method and apparatus for built-in self-repair of memory storage arrays
JP2570203B2 (ja) 半導体記憶装置
KR20160148347A (ko) 셀프 리페어 장치 및 방법
US20060179368A1 (en) Method and apparatus for providing flexible modular redundancy allocation for memory built in self test of SRAM with redundancy
US7155643B2 (en) Semiconductor integrated circuit and test method thereof
JPH0645451A (ja) 半導体記憶装置
KR20010037848A (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
JPH1074396A (ja) 半導体記憶装置
KR100746389B1 (ko) 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리
US7624317B2 (en) Parallel bit test circuit and method for semiconductor memory device
JP2000311497A (ja) 半導体記憶装置
US7593274B2 (en) Semiconductor integrated circuit and relief method and test method of the same
US7187603B2 (en) Semiconductor memory device, repair search method, and self-repair method
JP3930446B2 (ja) 半導体装置
US6661719B1 (en) Wafer level burn-in for memory integrated circuit
JPH11102598A (ja) メモリ不良救済解析装置
JPH06203594A (ja) 半導体記憶装置
JP2003100094A (ja) 半導体記憶装置
US6687862B1 (en) Apparatus and method for fast memory fault analysis
KR100555574B1 (ko) 결함 어드레스 프로그래밍 회로 및 이를 구비하는 반도체메모리 장치.
US7257733B2 (en) Memory repair circuit and method