JPS62195800A - 冗長回路付メモリｉｃのテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、冗長回路を有するメモリの予備メモリと置
換すべきビットの不良の行アドレスおよび列アドレスを
検出するメモリＩＣのテス）・装置に関するものである
。

〔従来の技術〕

第４図は従来の置換アドレス検出装置の一例を示す構成
図である。この図において、１は不良アドレスを記憶す
るメモリであるキヤ・ソチラム、２は前記キャッチラム
１の各行アドレスおよび列アドレスの不良ビットの数を
記憶するメモリであるヮエイルビッ１、カウンタ、３は
任意の行アドレスおよび列アドレスを不良判定しないた
めのフラグを記憶するメモリであるマスク用メモリであ
る。

この装置では、メモｌｌＩｃの不良ビット情報をキャッ
チラム１に転送できるように構成されており、行アドレ
ス１０本および列アドレス１０本の１００ビットのメモ
リＩＣまでの置換アドレスを検出できる。

次に動作について説明する。

まず、置換アドレス検出前にメモリＩＣの不良ビット情
報をキャッチラム１に転送し、フェイルビットカウンタ
２およびマスク用メモリ３をパ０′″にする。次に、中
央処理装置（図示せず、以下単にＣＰＵという）の起動
命令によりキャッチラム１の行アドレスおよび列アドレ
スの各ラインの不良ビットの総数をフェイルビットカウ
ンタ２に読み出した後、ＣＰＵの演算処理により不良ビ
ットの多い行アドレスおよび列アドレスを検出する。

次に、ＣＰＵの命令により、不良ビットの多い行アドレ
スまたは列アドレスのマスク用メモリ３にＩＩ　Ｉ　Ｉ
Ｉを設定する。次に、再度ＣＰ　Ｕの起動命令によりキ
ャッチラム１内のデータをフェイルビットカウンタ２へ
格納するが、このように、マスク用メモリ３に１”″が
設定された行アドレスおよび列アドレスは、キャッチラ
ム１のデータをフェイルビットカウンタタ２へ格納する
ときに、キャッチラム１に不良ピッ）・が存在してフェ
イルビットカウンタ２のデータはパ０′″になることに
なる。

以上のシーケンスをフェイルビットカウンタ２の不良ビ
・ソトが″０′′になるまで繰り返すと、マスク用メモ
リ３にＩＩ　１　ｎが設定されている行アドレスおよび
列アドレスが置換アドレスになる。

第５図（ａ）〜（ｄ）を用いて具体例を示す。不良ビッ
トが存在する。メモリＩＣの置換アドレスを検出する場
合、まず、メモリＩＣの不良ビット情報をキャッチラム
１へ転送する。このときフェイルビットカウンタ２およ
びマスク用メモリ３のデータをすへて０”にすると第５
図（ａ）の状態になる。

（この場合、４は不良ビットを示す）。次に、キャッチ
ラム１の行アドレスおよび列アドレスの各ラインの不良
ビット４の総数をフェイルビットカウンタ２に読み出す
と、行方向のフェイルビットカウンタ２の行アドレス「
］」にＩＩ　２　ＩＩが、列方向のフェイルビットカウ
ンタ２の列アドレス「０」。

「１」に”　１　”が格納され、第５図（ｂ）の状態に
なる。次に、ＣＰＵのプログラム実行により、フェイル
ビットカウンタ２のデ一つて一番多いアドレス、と、の
場合は行アドレス「】」を探し、行アドレス「１」のマ
スク用メモリ３にｕ　］　＋＋を設定すると、第５図（
ｃ）の状態になる。行アドレス「１」のラインは、マス
ク用メモリ３に′”１°′を設定したことにより不良判
定をしなくなり、再度キャッチラム１からフェイルビッ
トカウンタ２にデータを読み出すと、フェイルビットカ
ウンタ２のデータはすへて“′０″となり、第５図（ｄ
）の状態になる。そして、マスク用マモリ３にＩＩ　Ｉ
　ＩＩが設定されている行アトし・ス「１」が、置換ア
ドレスとなる。

以上の３×３ビットのメモリ　Ｉ　Ｃの具体例の置換ア
トＩ／ス検出のアルゴリズムでのＣＰＵ処理は、キャッ
チラム１のデータをフェイルビットカウンタ２へ転送す
るための起動命令が１×２回と、フェイルビットカウン
タ２の読み出しと演算が各２回で６ビツト分２４回と、
マスク用メモリ３へのデータの設定が１回の合計２７ス
テツプの実行が必要である。ここで、１ステツプの処理
時間を１００μｓと仮定すると、２．７１１ＩＳの処理
時間を必要とする。

〔発明が解決しようとする問題点〕

上記のような従来の冗長回路付メモリＩＣのテスト装置
は、冗長回路付メモリ　Ｔ　Ｃの予備メモリとの置換を
検出するために、ＣＰＵを動作させるプログラムの作成
が困難であり、またＣＰＵて演算処理を行うのに多大な
時間を要するという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、処理時間を短縮できる冗長回路付メモリＩＣのテ
スト装置を得るこを目的とする。

〔問題点を解決するための手段〕

この発明に係る冗長回路付メモリ　Ｉ　Ｃのテスト装置
は、メモリＩＣの不良アドレスを記憶するキャッチラム
と、このキャッチラムの各行アトし・スおよび列アドレ
スの不良ビットの数を記憶するフェイルビットカウンタ
と、任意の行アドレスおよび列アドレスを不良判定しな
いためのフラグを記憶するマスク用メモリと、起動時に
所定数の不良アドレスをラッチする不良アドレスラッチ
メモリと、こσ不良アドレスラッチメモリの最終番地に
不良アドレスがラッチされていないときにはその内容を
読み出させる中央処理装置とを備えたものである。

〔作用〕

この発明においては、不良アトし・スラッチメモリの最
終番地に不良アドレスがラッチされていないときにはそ
の内容を読み出して置換アドレスを検出する、。

〔実施例〕

第１図はこの発明の冗長回路付メモリ　Ｔ　Ｃのテスト
装置の一実施例の構成を示す図である。この図において
、第４図、第５図と同一符号は同一部分を示し、５は不
良アドレスラッチメモリで、メモリＩＣの不良アドレス
をラッチする。

この構成では、キャッチラム１が１０Ｘ１．Ｏビット、
フェイルビットカウンタ２が行および列方向に各１×１
０ビツト、マスク用メモリ３が行および列方向に各１×
１０ビツト、不良アドレスラッチメモリ５がｍ個の不良
アドレスおよび不良データを１各納てきるものとする。

また第２図は第１図に示した冗長回路付メモリＩＣのテ
スト装置の動作を説明するためのフローチャー１・て、
以下これに従って動作を説明する。

まず、メモリＩＣの不良ビット４をキャッチラム１に記
憶すると同時に、不良アトＬ・スを不良アドレスラッチ
メモリ５に格納する（ステップ１１）。

次に、ステップ１２において、不良アドレスラッチメモ
リ５の最終番地（例えばｍ番地とする）に不良アドレス
が存在するか否かをＣＰＵ処理により判定し、ｍ番地に
不良アドレスが存在すれば、ステップ１３〜１７を経て
従来の方法によって不良アドレスを検出する。ｍ番地に
不良アドレスが存在しなければ、不良ビット数が一定以
下であるので、ステップ１８において不良アドレスラッ
チメモリ５の内容を読み出して不良アドレスを検出する
。

すなわち、不良ピッ１−数の少ない（ｍ以下）メモリＩ
Ｃの置換アドレスを検出する場合のＣＰＵ処理は、不良
アドレスラッチメモリ５を起動させる命令１回と、不良
アドレスラッチメモリ５の最終番地（Ｉｎ番地）に不良
アドレスが存在するか否かを判定する命令１回と、不良
アドレスラッチメモリ５の内容を読み出す命令１回の合
δ１３ステップである。乙とで、１ステツプの処理時間
を１００μｓと仮定すると０．３ＩＩＩｓで処理が行え
、ＣＰ　ｔＪ処理時間を短縮できたことになる。

なお、上記実施例では、ステップ（１２）においてＣＰ
Ｕ処理により、不良アドレスラッチメモリ５°　の最終
番地（ｍ番地）に不良アドレスが存在するか否かを判断
し、不良アドレスが存在すれば従来方式の検出方法を用
い、存在しなければ不良アドレスラッチメモリ５の内容
を読み出したが、第３図に示すように、キャッチラム１
に記憶された不良ビット４の総数をカウントする）・−
タルフェイルビットカウンタ６を付加して、ＣＰＵの処
理により１・−タルフェイルビットカウンタ６のカウノ
ト数を判断し、読み出しなカラン１−数がｍより大きい
場合には従来方式の検出方法、読み出しなカウント数が
ｍより小さい場合には不良アドレスラッチメモリ５の内
容を読み出すように構成する乙ともでき、同様の効果を
秦する。

またキャッチラム１．フェイルビットカウンタ２および
マスク用メモリ３のメモリ容量には特に制限がなく、大
きいほどメモリ容量の大きいメモリＩＣに対応すること
ができる。

〔発明の効果〕

この発明は以上説明したとおり、メモリ　Ｉ　Ｃの不良
アドレスを記憶ずろキャッチラムと、このキャッチラム
の各行アドレスおよび列アトトスの不良ビットの数を記
憶するフェイルビットカウンタと、任意の行アドレスお
よび列アドレスを不良判定しないためのフラグを記憶す
るマスク用メモリと、起動時に所定数の不良アドレスを
ラッチする不良アドレスラッチ、メモリと、この不良ア
トし・スラッチメモリの最終番地に不良アドレスがう・
ソチされていないときにはその内容を読み出させる中央
処理装置とを備えたので、不良アドレスラ、ソチメモリ
の最終番地に不良アドレスがラッチされていないとき、
すなわち不良ビット数の少ない場合には不良アドレスラ
ッチ、メモリの内容を置換アドレスと°することができ
、処理時間を短縮できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の冗長回路付メモリ　Ｔ　Ｃのテスト
装置の一実施例の構成を示す図、第２図は同しく動作を
説明するためのフロー千ヤ−１・、第３図は同しく他の
実施例の構成を示す図、第４図は従来の置換アドレス検
出装置の一例を示す構成図、第５図（ａ）〜（ｄ）は同
しく具体的な動作を示す図である。 図において、１はキャッチラム、２はフエイルビットカ
ウノク、３はマスク用メモリ、４は不良ビット、５は不
良アドレスラッチメモリ、６Ｌｔｌ・−クル゛フヱイル
ビットカウンタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　（外２名）第１図 １　キイッテラム ５°不レアドレスラフナメ七ソ 第３図 Ｍ、Ｕ、Ｔ ３、−ｙ゛ｊ５ 竹　　　　　　　　　　　　　　　　　　　　　　　　
　？レス　　　− １１゜ −−■← −Ｘ 第４図 第５図 ６　トータルフエイルヒ゛ットカク〉夕０１　　Ｚ　　
　　　　　　　　　　　　　　　　　　ｔＪＩ　　Ｚ手
続補正書（自発） 特許庁長官殿　　　　　　　　　　　　　　　−１、事
件の表示　　　特願昭（ｉｌ−３７７７９号２、発明の
名称　　　　冗長回路付、メモリＩｃのテスト装置３、
補正をする者 名　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 願書および明細書の発明の詳細な説明の欄６、補正の内
容 （１）願書を別紙のように補正する（筆頭発明者のフリ
ガブロ　、。 （２）　　明細書第５頁３行の「マスク用マモリ３」を
、「マスク用メモリ３」と補正する。 以　　上

Claims (1)

【特許請求の範囲】
1. 　メモリＩＣの不良アドレスを記憶するキヤッチラムと
   、このキヤッチラムの各行アドレスおよび列アドレスの
   不良ビットの数を記憶するフェイルビットカウンタと、
   任意の行アドレスおよび列アドレスを不良判定しないた
   めのフラグを記憶するマスク用メモリと、起動時に所定
   数の不良アドレスをラッチする不良アドレスラッチメモ
   リと、この不良アドレスラッチメモリの最終番地に不良
   アドレスがラッチされていないときにはその内容を読み
   出させる中央処理装置とを備えたことを特徴とする冗長
   回路付メモリＩＣのテスト装置。