JPH1124953A - マイクロコンピュータの試験方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロコンピュータシステムにおける制御
用ＣＰＵボードの試験、特にそのアドレスバスの試験の
効率化と省力化、信頼性の向上を図ること。 【解決手段】 制御ユニットを構築する複数枚の制御ボ
ード中の制御用ＣＰＵボード２０１の機能・動作を試験
によって確認する。試験装置１０１には、通常使用され
る制御ボードを実装せず、その代わりにアドレス試験用
回路４０１をボードの形態に組み込んでシステムバス３
０１に実装する。この状態で、供試ＣＰＵボード２０１
は、システムバス３０１に対するアクセスを実行し、ア
ドレス試験用回路４０１がこれに応答することによって
アドレス試験を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステム、特に複数枚の制御ボードによって構築さ
れる制御ユニットの制御用ＣＰＵボードを試験する方法
及びその装置に関する。

【０００２】

【従来の技術】制御ユニットを構築する複数枚の制御ボ
ードの中には制御用ＣＰＵボードが含まれており、その
試験内容には様々な項目がある。ボードが生産された場
合には、その機能・動作を個別あるいは複合的に確認
し、信頼性を確保するために、それぞれ十分な試験が実
施されている。

【０００３】これらの機能・動作の確認のために行われ
る試験の内、制御用ＣＰＵボードから外部に出力される
バスの試験は、適用されるシステムと同等のユニットに
適用システムと同等の制御ボード類を実装した試験ユニ
ットを用意し、これに供試ＣＰＵボードを挿入した形態
で、実動状態と近い動作をさせて行われるのが普通であ
る。その様子を図３に示す。

【０００４】図３において、１０１´は適用システムと
同等の試験ユニット、２０１は供試制御用ＣＰＵボー
ド、２０２，２０３…は適用システムと同等の制御ボー
ド類、３０１は前記供試制御用ＣＰＵボード２０１と制
御ボード類２０２，２０３…を電気的に接続するための
信号束（システムバスと称する）である。

【０００５】このような試験装置の形態において、供試
制御用ＣＰＵボード２０１のバス試験としては、 (1) アドレス出力試験：ＣＰＵボードから正しいアドレ
スが出力されているかどうかを確認するための試験 (2) バスアクセス試験：ＣＰＵボードのバスアクセスが
正しく行われるかどうかを確認するための試験 (3) データライト／リード試験：ＣＰＵボードのデータ
入出力が正しく行われるかどうかを確認するための試験 (4) その他の試験：その他の各種機能・動作を確認する
試験 などが実施されている。

【０００６】

【発明が解決しようとする課題】制御用ＣＰＵボードを
試験する場合は、上述したように実際に当該ＣＰＵボー
ドが適用されるシステムと同一の環境を有する試験装置
（ユニット）を用いるのが普通である。

【０００７】しかし、ここで使用される試験装置は、当
該ＣＰＵボードが適用される標準的な環境を想定したも
のである場合が多く、それが適用され得る全ての環境で
の動作（換言すれば、当該ＣＰＵの持つフル機能）を試
験することが不可能である場合も多い。その結果、次の
ような弊害が起こる場合がある。

【０００８】問題点１．例えば、汎用のＣＰＵボードを
試験する場合、このＣＰＵボードは非常に広いアドレス
空間をシステムバス上に持っていることが多いが、実際
に適用されるシステムでは、その空間の内、ある限られ
た範囲だけに制御ボードが搭載されているのが普通であ
る。制御ボードが実装されない空間はシステム上デバイ
スが存在いないため、そのエリアに対するアクセス確認
は不可能である。そのため、当該ＣＰＵボードがシステ
ムバスに対して出力する全てのアドレス信号ラインの機
能を確認することは困難となっている。

【０００９】この問題を解決するためには、当該ＣＰＵ
ボードが保有する全てのアドレス空間に相当する制御ボ
ード群を試験装置（ユニット）に実装してアクセス／動
作確認を行う必要があるが、通常はこれを行おうとする
と、実装すべきボードの枚数が膨大となり、装置自体に
物理的に実装不可能となるのが普通である。この問題点
１の概念を示したものが図４である。図中、Ｅ１〜Ｅｎ
は各ボード１〜ｎのエリアであり、非常に多数の制御ボ
ードを実装しないと全空間のアドレス試験が実現できな
い。

【００１０】問題点２．アドレス試験にメモリボードを
利用する場合には、試験できるアドレス空間を広く取る
ことはできるが、同一空間内で変化するアドレスが正し
く出力されていなかったり、近接したアドレスラインに
混触があって、アドレスが重複し、目的のメモリセルが
正しく選択できていない場合などに、これをライト／リ
ード試験で検出することは困難であった。それは、アド
レスが誤ってしまっていても、リード及びライト処理で
同じセルが選択されてしまうことから、ライト時とリー
ド時のデータ内容をチェックしても異常を検出できない
ためである。問題点２の概念を示したものが図５であ
る。図中、Ｓ_Mはメモリ空間で、被試験アドレスは目的
のアドレスセルＡＣ₁を示しているが、ここが選択され
ていないか、または重複してアクセスされた場合、誤っ
てアクセスされたセルＡＣ₂が選択されても、ライト／
リード試験は正常に行われることになる。

【００１１】問題点３．アドレス試験を実行するメモリ
セルに対して、そのメモリセルの固有のアドレスをデー
タとして格納するという操作を全空間に対して実行した
場合、再度その格納されたデータを読み出して当該アド
レスとそのデータ内容の比較を行うという手法により、
アドレスとデータの不一致があった場合に、いずれかの
アドレスラインに混触があったか、アドレスの出力が不
正であったことが推定されるため、上述の問題点２の有
無を検出することは可能である。

【００１２】しかし、この場合、特定のアドレスとデー
タの間に不一致があったという情報から、どのアドレス
ラインの出力が不正であったか、またはどのアドレスラ
インとどのアドレスラインとが混触しているかといった
異常の判定を行うのは不可能ではないが難しく、多くの
エラー情報を収集してそれら複数データを眺めた上での
総合的な情報から、異常箇所を推定することが必要であ
った。このため、誰でも簡単に検出することは不可能で
あった。問題点３の概念を示したものが図６である。図
中、Ｓ_Mはメモリ空間で、アドレス「ＡＡＡＡ」のメモ
リセルＡＣ₁₁にアドレス値がデータ『ＡＡＡＡ』として
格納されている場合と、アドレス「ＢＢＢＢ」のメモリ
セルＡＣ₁₂に異なるアドレス「ＡＡＡＡ」がデータ『Ａ
ＡＡＡ』として格納されている場合が例示されている。
前者は比較が一致して正常であり、後者は比較が不一致
となって、異常があったことが分かる。但し、アドレス
「ＡＡＡＡ」と重複アドレスされたことは推定される
が、どのアドレスラインが悪いのかは不明である。

【００１３】本発明は上記事情に鑑みてなされたもの
で、1)システムバス上で行われた全てのバスアクセスに
対して応答し、ＣＰＵボードの発生したバスサイクルを
終結させ、2)バス上にあるアドレスラインの状態をデー
タレジスタに記憶し、リードアクセス時はそのサイクル
内にその情報をそのままデータバスに出力する、という
機能をアドレス試験用回路に持たせることにより、制御
用ＣＰＵボードの試験の効率化と省力化、信頼性の向上
を図ることができるマイクロコンピュータの試験方法及
びその装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、制御ユニット
を構築する複数枚の制御ボード中の制御用ＣＰＵボード
の試験方法、特に制御用ＣＰＵボードから外部に出力さ
れるアドレスバスの試験方法であって、供試ＣＰＵボー
ドがシステムバス上で実行する全てのバスアクセスに対
して応答し、そのバスサイクルを終結させる機能と、リ
ードバスサイクル時に、バス上にあるアドレスラインの
状態をアドレスラッチ回路に記憶し、そのサイクル内に
その情報をそのままデータバスに出力する機能とを持つ
アドレス試験用回路を利用し、供試ＣＰＵは、システム
バスに割り当てられた空間のアドレスについてリードサ
イクルを発生させる、そのリードサイクルで読み込まれ
た値がアクセスしたアドレスの値と等しいか否かをチェ
ックする、値が等しい場合は次のアドレスに進み、値が
不一致の場合は双方で値の異なるビットを抽出する、こ
の不一致ビットに対応するアドレスラインが異常と判断
する、との各試験処理過程でアドレス試験を行うことを
特徴とする。

【００１５】また本発明は、制御ユニットを構築する複
数枚の制御ボード中の制御用ＣＰＵボードから外部に出
力されるアドレスバスの機能・動作の確認を試験項目の
一つとするマイクロコンピュータの試験装置において、
供試ＣＰＵボードがシステムバス上で実行する全てのバ
スアクセスに対して応答し、そのバスサイクルを終結さ
せる機能と、リードバスサイクル時に、バス上にあるア
ドレスラインの状態をアドレスラッチ回路に記憶し、そ
のサイクル内にその情報をそのままデータバスに出力す
る機能とを持つアドレス試験用回路を具備したことを特
徴とする。アドレス試験用回路は、供試ＣＰＵボードの
発生する全システムバスアクセスサイクルに応答し、そ
のバスアクセスサイクルを終結させる機能を持った応答
制御回路と、供試ＣＰＵボードの発生する全てのシステ
ムバスアクセスサイクル時に、同ＣＰＵボードの発生す
るアドレス信号束の状態をビット単位で全て記憶するた
めアドレスラッチ回路と、供試ＣＰＵボードの発生する
全システムバスアクセスサイクルのリード処理時にラッ
チ回路に記憶されたそのサイクルのアドレス状態をデー
タ信号束上に出力するためのバッファ回路とにより構成
する。

【００１６】

【発明の実施の形態】図１及び図２に本発明の一実施形
態を示す。図１はＣＰＵボード試験装置の概要説明図、
図２はアドレス試験用回路の構成説明図である。

【００１７】図１において、１０１は適用されるシステ
ムと同等の試験ユニット、２０１は供試ＣＰＵボード、
３０１はシステムバス、４０１はアドレス試験用回路で
ある。図面に示す通り、試験ユニット１０１には、通常
使用される制御ボードを実装せず、その代わりにアドレ
ス試験用の専用回路４０１をボードの形態に組み込んで
システムバス３０１に実装する。この状態で、供試ＣＰ
Ｕボード２０１は、システムバス３０１に対するアクセ
スを実行し、アドレス試験用回路４０１がこれに応答す
ることによってアドレス試験を実施する。

【００１８】ここで、アドレス試験用回路４０１は、次
のような機能を持つことが特徴である。

【００１９】(1) システムバス上で行われた全てのバス
アクセスに対して応答し、ＣＰＵボードの発生したバス
サイクルを終結させる． (2) バス上にあるアドレスラインの状態をデータレジス
タに記憶し、リードアクセス時はそのサイクル内にその
情報をそのままデータバスに出力する． 本試験装置では、上述の機能を有するアドレス試験用回
路４０１を利用して、次のようにアドレス試験を実施す
る。

【００２０】(1) ＣＰＵ２０１は、システムバス３０１
に割り当てられた空間のアドレスについてリードサイク
ルを発生させる． (2) そのリードサイクルで読み込まれた値がアクセスし
たアドレスの値と等しいか否かをチェックする． (3) 値が等しい場合は次のアドレスの試験に進み、値が
不一致の場合は双方で値の異なるビットを抽出する． (4) この不一致ビットに対応するアドレスラインが異常
と判断する． 次に、図２に基づいてアドレス試験用回路４０１の具体
例を説明する。図２において、１０１は適用されるシス
テムと同等の試験ユニット、２０１は供試ＣＰＵボー
ド、３０１はシステムバスである。システムバス３０１
は、バスサイクルのハンドシェークを実現するための制
御信号束３０１１、アドレス信号束３０１２及びデータ
信号束３０１３を流通させる。

【００２１】また、４０１はアドレス試験用回路であ
る。アドレス試験用回路４０１は、応答制御回路４０１
１、ラッチ回路４０１２及びバッファ回路４０１３によ
り構成している。応答制御回路４０１１は、供試ＣＰＵ
ボード２０１の発生する全システムバスアクセスサイク
ルに応答し、そのバスアクセスサイクルを終結させる機
能を持っている。ラッチ回路４０１２は、供試ＣＰＵボ
ード２０１の発生する全てのシステムバスアクセスサイ
クル時に、同ＣＰＵボードの発生するアドレス信号束の
状態をビット単位で全て記憶するためのものである。バ
ッファ４０１３は、供試ＣＰＵボード２０１の発生する
全システムバスアクセスサイクルの内、リード処理時に
ラッチ回路４０１２に記憶されたそのサイクルのアドレ
ス状態をデータ信号束上に出力するためのものである。

【００２２】同図において、４０１１ａは応答制御回路
４０１１からアドレスラッチ回路４０１２に与えられる
アドレスラッチタイミングであり、供試ＣＰＵボード２
０１の発生するシステムバスアクセスサイクル時にアド
レス信号束が安定したタイミングで生成される信号であ
る。４０１１ｂはデータ出力バッファに与えられるデー
タ出力イネーブル信号であって、供試ＣＰＵボード２０
１の発生するシステムバスリードアクセスサイクルの要
求タイミングに応じて生成される。４０１２ａはアドレ
スラッチ回路４０１２に記憶された情報を、データ出力
バッファ回路４０１３に渡すための内部信号束である。

【００２３】試験装置では、上記構成のアドレス試験用
回路を利用して、次のようにアドレス試験を実施する。

【００２４】(1) 供試ＣＰＵボード２０１は、システム
バスに割り当てられた空間のアドレスについてリードサ
イクルを発生させる． (2) ハスサイクル応答制御回路４０１１は、与えられた
リードサイクルに応答し、そのバスサイクルでアドレス
が確定するタイミングで、アドレスラッチ回路４０１２
に対してアドレスラッチ信号４０１１ａをアサートす
る． (3) 供試ＣＰＵボード２０１によって、当該バスサイク
ル時に生成されたアドレスがアドレスラッチ回路４０１
２に記憶され、次のタイミングでバスサイクル応答制御
回路４０１１はデータ出力バッファ回路４０１３に対し
てデータ出力イネーブル信号４０１１ｂを与える． (4) データ出力バッファ回路４０１３が、記憶されたア
ドレス状態データをバスに出力し、その後、バスサイク
ル応答制御回路４０１１は供試ＣＰＵボード２０１に対
して当該バスサイクルを終結させるための応答信号（ア
クノリッジ信号）を生成する． (5) 供試ＣＰＵボード２０１は、データ信号束上のデー
タを読み込んだ後、アクノリッジ信号によって当該バス
サイクルを終結させる． (6) 供試ＣＰＵボード２０１は、読み込んだデータ値が
出力した（アクセスした）アドレスと等しい場合には次
のアドレスに進み、値が不一致の場合は双方で値の異な
るビットを抽出して、アドレス出力機能に異常があると
判断する．この際、出力アドレス値と読み込みデータ値
の不一致ビットに対応するアドレスラインが異常と判断
できる．

【００２５】

【発明の効果】本発明は、試験装置内に、１）システム
バス上で行われた全てのバスアクセスに対して応答し、
ＣＰＵボードの発生したバスサイクルを終結させ、2)バ
ス上にあるアドレスラインの状態をデータレジスタに記
憶し、リードアクセス時はそのサイクル内にその情報を
そのままデータバスに出力する、という機能をアドレス
試験用回路に持たせたことにより、従来の３つの問題点
をそれぞれ次のように解決することができる。

【００２６】（問題点１に対して）従来、供試ＣＰＵボ
ードのアドレス空間が広い場合、全エリアに対して制御
ボードを実装することが困難であったため、当該ＣＰＵ
ボードがシステムバスに対して出力する全てのアドレス
信号ラインの機能を確認することは困難であったが、本
試験装置では、１つ（１枚）のアドレス試験用回路をシ
ステム内に実装するだけで、全アドレス空間に応答する
ように設定できるので、供試ＣＰＵボードがアクセス可
能な全てのシステムバスアドレス空間のアドレス試験が
容易に実現可能となる。

【００２７】（問題点２に対して）従来は、メモリボー
ドでアドレス試験をすれば、試験できるアドレス空間を
広く取ることはできるが、同一空間内で変化するアドレ
スが正しく出力されていなかったり、近接したアドレス
ラインに混触があって、アドレスが重複し、目的のメモ
リセルが正しく選択できていない場合などに、これをリ
ード／ライト試験で検出することは困難であったが、本
方式の試験装置では、全アドレスに対してそのアドレス
の出力状態をそのままデータとして読み返せることか
ら、アドレス信号の誤りや信号線の混触などによるアド
レスの重複などの異常は、アドレスとデータ値の比較で
間違いなく検出することが可能となる。

【００２８】（問題点３に対して）従来のアドレス試験
では、異常アドレス信号のビットの特定が困難であると
いう問題があったが、本方式の試験装置の場合、全アド
レスに対してそのアドレスの出力状態をそのままデータ
として読み返せることから、ビット単位にこれらを比較
し、不一致のあったアドレスビットが異常であることが
即時に判断できる。

【００２９】この結果、ＣＰＵ応用システムにおけるＣ
ＰＵボードのシステムバスアクセス機能に関して、より
効率化及び省力化を図ることが可能となり、同時に、試
験されたＣＰＵボードの信頼性を高めることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すＣＰＵボード試験装
置の概要説明図。

【図２】一実施形態のアドレス試験用回路の具体例を示
す構成説明図。

【図３】従来のマイクロコンピュータシステムにおける
ＣＰＵボード試験装置の概要説明図。

【図４】従来の試験方式のにおける問題点１の概念図。

【図５】従来の試験方式のにおける問題点２の概念図。

【図６】従来の試験方式のにおける問題点３の概念図。

【符号の説明】

１０１…試験装置 ２０１…供試ＣＰＵボード ３０１…システムバス ４０１…アドレス試験用回路 ３０１１…ハンドシェーク実現用の制御信号束 ３０１２…アドレス信号束 ３０１３…データ信号束 ４０１１…応答制御回路 ４０１２…アドレスラッチ回路 ４０１３…バッファ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 制御ユニットを構築する複数枚の制御ボ
   ード中の制御用ＣＰＵボードの試験方法、特に制御用Ｃ
   ＰＵボードから外部に出力されるアドレスバスの試験方
   法であって、 供試ＣＰＵボードがシステムバス上で実行する全てのバ
   スアクセスに対して応答し、そのバスサイクルを終結さ
   せる機能と、リードバスサイクル時に、バス上にあるア
   ドレスラインの状態をアドレスラッチ回路に記憶し、そ
   のサイクル内にその情報をそのままデータバスに出力す
   る機能とを持つアドレス試験用回路を利用し、 供試ＣＰＵは、システムバスに割り当てられた空間のア
   ドレスについてリードサイクルを発生させる、 そのリードサイクルで読み込まれた値がアクセスしたア
   ドレスの値と等しいか否かをチェックする、 値が等しい場合は次のアドレスに進み、値が不一致の場
   合は双方で値の異なるビットを抽出する、 この不一致ビットに対応するアドレスラインが異常と判
   断する、との各試験処理過程でアドレス試験を行うこと
   を特徴とするマイクロコンピュータの試験方法。
2. 【請求項２】 制御ユニットを構築する複数枚の制御ボ
   ード中の制御用ＣＰＵボードから外部に出力されるアド
   レスバスの機能・動作の確認を試験項目の一つとするマ
   イクロコンピュータの試験装置において、 供試ＣＰＵボードがシステムバス上で実行する全てのバ
   スアクセスに対して応答し、そのバスサイクルを終結さ
   せる機能と、リードバスサイクル時に、バス上にあるア
   ドレスラインの状態をアドレスラッチ回路に記憶し、そ
   のサイクル内にその情報をそのままデータバスに出力す
   る機能とを持つアドレス試験用回路を具備したことを特
   徴とするマイクロコンピュータの試験装置。
3. 【請求項３】 供試ＣＰＵボードの発生する全システム
   バスアクセスサイクルに応答し、そのバスアクセスサイ
   クルを終結させる機能を持った応答制御回路と、供試Ｃ
   ＰＵボードの発生する全てのシステムバスアクセスサイ
   クル時に、同ＣＰＵボードの発生するアドレス信号束の
   状態をビット単位で全て記憶するためアドレスラッチ回
   路と、供試ＣＰＵボードの発生する全システムバスアク
   セスサイクルのリード処理時にラッチ回路に記憶された
   そのサイクルのアドレス状態をデータ信号束上に出力す
   るためのバッファ回路とによりアドレス試験用回路を構
   成したことを特徴とする請求項２に記載のマイクロコン
   ピュータの試験装置。