JPH01302454A

JPH01302454A - バスチェックシステム

Info

Publication number: JPH01302454A
Application number: JP63131738A
Authority: JP
Inventors: Hideki Iwasaki; 秀樹岩崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1988-05-31
Filing date: 1988-05-31
Publication date: 1989-12-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はパス信号線の短絡、開放障害を検出するパスチ
エツクシステムに関する。

［従来の技術］第４図に産業用電子機器の１つであるプログラマブルコ
ントローラ（以下ＰＣと略す）の機能ブロック図を示す
。

第４図において、ＰＣＩは、ＣＰＩＩ３．システムメモ
リ４．ユーザメモリ５を含んで、装置、全体の制御、監
視、ユーザプログラムの処理、入出力データの収集等を
実行する基本ユニット２、各種外部入出力機器の仕様に
合わせて外部機器と接続する入出力部１４の複数点単位
でユニット化されている入出カニニット１１、および基
本ユニット２と複数個の人出カニニット１１を接続する
ためのマザーボード９より構成されている。基本ユニッ
ト２と各人出カニニット１１との間のデータの授受は、
マザーボート９上に設けられている入出力パス１０を介
し、人出力バス制御部８と、人出カバスインターフエー
ス部１３との間で行われている。

第４図に示すようなＰＣにおけるパスの短絡、開放障害
検出方法として第５図に示すようなパリティチエツクを
行う構成が従来から知られている。

第５図において、基本ユニット２から入出カニニット１
１にデータを転送する場合、ｃｐｕデータバス２６上の
出力データは入出力制御部８の制御部ドライバ１５から
出力され、入出力データバス２１を介して人出カバスイ
ンターフエース部１３の入出力部レシーバ１９で受信さ
れて入出カニニットデータバス２７に転送される。

この際、基本ユニット２からの送出データにはパリティ
ジェネレータ１７によって作成されたパリティビット情
報が付加される。パリティビット情報は出力データバリ
ティ信号２２として入出力インターフェース部１３のパ
リティチエッカ１８に送出データと共に転送され、受信
したデータとパリティビット情報により、データが正し
く伝わったか否かが判定される。この結果は出力データ
パリティ異常通知信号２３として基本ユニット２に通知
される。基本ユニット２にデータを入力する場合もほぼ
同様にして基本ユニット２側で異常発生の有無を検出す
ることができる。

［発明が解決しようとする課８］しかし、パリティチエツク方式では、パリティ情報の性
格上、パスの短絡、開放障害の発生パターンによりては
異常を検出できないことがある。

すなわち、仮に、複数のバス信号線で異常があった場合
でも、結果としては正しいパリティになるという問題点
がある。

また、パス上を非同期で動作している信号に対して、パ
リティチエツク機構を設ける場合、その機構は非常に複
雑になり、さらに、基本ユニット、出カニニット等パス
に接続されるユニット全てにパリティチエツク回路を搭
載する必要があり、不経済であるという問題点もあった
。

本発明は上述した問題点に鑑みてなされたもの、であり
、パスの短絡、開放モードを確実に検出でき、検出のた
めの部品点数が少なく、より経済的なパスチエツクシス
テムを提供することを目的とする。

［課題を解決するための手段］そのために、本発明では、バス信号線を介して転送する
データを記憶する記憶手段と、記憶手段が記憶するデー
タをバス信号線に転送するデータ転送手段と、パス信号
線上のデータを読込む読戻し手段と、記憶手段のデータ
と読戻し手段が読込んだデータとを比較し、比較が不一
致のとき所定の信号を出力する比較手段と、記憶手段に
記憶するデータを、バス信号線を含むパス信号線群に転
送するデータ群のうちの１つが他と異なるよう、比較ご
とに順次シフトさせて設定するデータ設定手段とを具え
たことを特徴とする。

［作　用］以上の構成によれば、信号線に転送するデータと信号線
上のデータとを比較し、さらに、この比較を信号線群に
転送するデータのパターンを順次シフトして比較を行な
うことにより、バス信号線の短絡、開放を確実に検出す
ることが可能となる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明をＰＣにおける入出力バスの異常チエ
ツクに適用した一実施例の構成を示すブロック図である
。第１図に示す構成は、同図から明らかなように第４図
に示す構成とほぼ同様であるが、本発明を適用した入出
力バス制御部３０の構成が第４図に示した入出力バス制
御部８と異なる。

人出力バス制御部３０は第２図にて詳述されるように、
バスチエツクデータの発生およびチエツクデータの比較
等を行う回路を具える。

第２図は主に第１図に示した入出力バス制御部３０の詳
細、および人出力アドレスバス信号線群の１本の信号線
である人出力アドレス信号線４２を示すものであり、入
出力アドレス信号線４２はこれら構成によって短絡、開
放がチエツクされる。

また、他のアドレス信号線の各々も第２図に示す回路を
具え、さらに入出力バスの他の各信号、すなわちコント
ロールバス、データバスもアドレスバスとほぼ同様の回
路を具えてバスチエツクが行なわれる。

第２図において、３６はバスチエツク制御信号発生回路
であり、本発明にかかる入出力アドレス信号線４２の短
絡、開放をチエツクするための処理を起動するチエツク
モード信号４３を発生する。３５は記憶器であり、ＣＰ
ｕ側データ信号３７を介して（：Ｐｔ１３と連絡する。

これにより記憶器３５は、ＣＰＩＩ３による順次シフト
されたバスチエツク用データの設定に基き、′″Ｈ″ま
たは“Ｌ”レベルのチエツクデータを記憶する。４４は
アドレスドライバ制御信号発生器であり、チエツクモー
ド信号４３が“アクティブのとき、記憶器３５のチエツ
クデータに基づいてアドレスドライバ３１からチエツク
データ信号を入出力アドレス信号線４２へ転送させる。

３３はセレクタであり、チエツクモード信号４３が“ア
クティブのとき、アドレスドライバ３１への入出力アド
レス入力信号３８の転送を停止し、“ノンアクティブの
とき、入出力アドレス入力信号３８を転送して通常のデ
ータ転送を行なう、　３１はアドレスドライバであり、
アドレスドライバ制御信号発生器４４あるいはセレクタ
３３の制御に基づく信号を、その電気エネルギーを高め
て、入出力アドレス信号線４２へ転送する。３２は読み
戻し回路であり、入出力アドレス信号線４２上のチエツ
クデータ信号を読み込む、３４は比較回路であり、記憶
器３５の内容と読み戻し回路の内容とを比較し、比較が
不一致のとき不一致信号を出力する。

以上の構成に基づくバスチエツク時の処理を第３図に示
すフローチャートを参照して説明する。

まず、ステップ５３１でバスチエツク制御信号発生回路
３６のチエツクモード信号４３を“アクティブ”にして
人出力アドレス信号線４２のチエツク処理を起動し、ス
テップＳ３２でＣＰｕ側データバス信号３７により記憶
器３５にＨ”または“Ｌ”レベルのチエツクデータを書
込むと同時に、書込まれたデータに応じて、アドレスド
ライバ制御信号発生器４４によりアドレスドライバ３１
から入出力アドレス信号線４２上にチエツクデータ信号
が転送される。

この転送されたチエツクデータ信号はステップＳ３３に
おいて、読み戻し回路３２に読込まれ、ステップＳ３４
で記憶器３５に記憶されているチエツクデータと読戻し
回路３２で、読込まれたデータとを比較回路３４で比較
し、不一致ならばステップＳ３５で不一致信号４１を出
力する。

以上、入出力アドレスバス信号線群のうちの１本の信号
線を取り上げて、１回の書き込み、読み戻し、比較処理
について記述したが、このチエツク処理と同一タイミン
グで、他の入出力アドレス信号線も同様にバスチエツク
データの授受、比較を実施しており、さらに各バス信号
線群中の１木のみを他の信号線の信号レベルと異なるレ
ベルにしたチエツクパターンでの前記処理を、信号レベ
ルの異なる信号線を順次シフトさせて実行することでバ
ス信号線の短絡、開放障害を確実に検出することが可能
になる。

また、本実施例では、バスチエツクのための回路を基本
ユニット側にのみ設置することで実現できることから、
部品点数が少なく経済的なバスチエツクシステムを具え
た電子機器が実現可能である。

［発明の効果］以上の説明から明らかなように、本発明によれば、信号
線に転送するデータと信号線上のデータとを比較し、さ
らに信号線群に転送するデータのパターンを順次シフト
して比較を行なうことにより、バス信号線の短絡、開放
を確実に検出することが可能となる。

また、バスの異常検出のための構成部品を、バスの一端
にのみ設けることで、部品点数が少なく、より経済的な
電子機器を構成できるという効果が得られた。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＰＣシステムのブロッ
ク図、 ’ｆ；、２図は第１図に示した入出力バス制御部の詳細
を示すブロック図、第３図は実施例におけるバス信号線チエ・ツタ処理を示
すフローチャート、第４図は従来例に係るＰＣシステムのブロック図、第５図は、パリティチエツクの構成を示すブロック図で
ある。ｌ・・・ＰＣシステム、２・・・基本ユニット、３・・・ｃｐｕ　。４・・・システムメモリ、５・・・二一プメモリ、７・・・ＣＰｕバス、３０・・・入出力バス制御部、３１・・・アドレスドライバ、３２・・・読み戻し回路、３３・・・セレクタ、３４・・・比較回路、３５・・・記憶器、３６・・・バスチエツク制御信号発生回路、３７・・・
ｃｐｕ側データ信号、３８・・・入出力アドレス入力信号、３９・・・送出データ、４０・・・読み戻しデータ、４１・・・不一致出力信号、４２・・・入出力アドレス信号線、４３・・・チエツクモード信号、４４・・・アドレスドライバ制御信号発生器。

Claims

【特許請求の範囲】１）バス信号線を介して転送するデータを記憶する記憶
手段と、該記憶手段が記憶するデータを前記バス信号線に転送す
るデータ転送手段と、前記バス信号線上のデータを読込む読戻し手段と、前記記憶手段のデータと前記読戻し手段が読込んだデー
タとを比較し、当該比較が不一致のとき所定の信号を出
力する比較手段と、前記記憶手段に記憶するデータを、前記バス信号線を含
むバス信号線群に転送するデータ群のうちの１つが他と
異なるよう、前記比較ごとに順次シフトさせて設定する
データ設定手段とを具えたことを特徴とするバスチェックシステム。