JPH0612270A - テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、任意の値をメモリの誤り検出・訂
正コード格納領域に書き込んだり、誤り検出・訂正コー
ドの値の読みだしを可能にする。 【構成】 実データの演算、転送処理を行うプロセッサ
１４と、前記実データに対してスルーさせ、この実デー
タに対応した誤り検出・訂正コードを付加させ、更に誤
り検出・訂正を行う誤り検出・訂正回路１３と、前記実
データに対して実データと誤り検出・訂正コードを格納
するメモリ１１とを備えたシステムにおいて、誤り検出
・訂正回路１３とメモリ１１の間のデータバス上に前記
実データバスの一部を前記誤り検出・訂正コードバスへ
切り換え、逆に誤り検出・訂正コードバスを実データバ
スに切り換えるセレクタ回路１２を具備する。 【効果】 メモリの誤り検出・訂正コード格納領域のテ
ストを直接することができ、また誤り検出・訂正回路の
動作を直接観察できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誤り検出・訂正回路を
有しプロセッサとメモリとの間でデータを授受するシス
テムのテスト回路に関するものである。

【０００２】

【従来の技術】近年、コンピュータシステムの大型化に
より、図６のように転送制御装置６４を用いてプロセッ
サ６１とメモリ６２,６３との間で、バス６７を介した
データの授受を制御する計算機をホストコンピュータ６
５が制御するシステムではデータ転送の信頼性向上のた
め転送制御装置６４の内部に誤り検出・訂正回路６６が
必要になっている。

【０００３】図７は従来の誤り検出・訂正回路を有しプ
ロセッサとメモリとの間でデータを授受するシステムの
テスト方法の一例について説明するもので、実データは
６４ビット、誤り検出・訂正コードは８ビットの例であ
る。

【０００４】図７において７１はメモリ、７２は誤り検
出・訂正回路、７３はプロセッサ、７４ａは誤り検出・
訂正回路７２とメモリ７１を結ぶデータバス、７４ｂは
データバス７４ａのデータバスフィールド、７５ｂは誤
り検出・訂正回路７２とプロセッサ７３を結ぶ実データ
バス、７５ｂは実データバス７５ａのバスフィールドで
ある。

【０００５】以上のように構成されたシステムの場合、
メモリのテストを以下の手順で行う。まず、プロセッサ
７３から実データバス７５ａを通して６４ビット実デー
タを誤り検出・訂正回路７２に送り、誤り検出・訂正コ
ードを付加し、データバス７４ａを通してメモリ７１へ
書き込む。次に書き込んだデータをメモリ７１よりデー
タバス７４ａを通して読みだし誤り検出・訂正回路７２
に入力し、誤り検出・訂正をして、データバス７５ａを
通してプロセッサ７３に送る。最初に書き込んだ実デー
タと読みだした実データを比較してテストする。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリ７１への書き込みの場合、プロセ
ッサ７３から誤り検出・訂正回路７２へ送られた実デー
タに応じて誤り検出・訂正コードは自動的に付加される
ため、メモリ７１の誤り検出・訂正コード格納領域に任
意の値を書き込めず、またプロセッサ７３がメモリ７１
から実データを読みす場合、誤り検出・訂正コード格納
領域から直接読み出せない。その結果メモリ７１の誤り
検出・訂正コード格納領域については間接的なテストし
かできず、テストベクトルの作成に時間がかかり、また
テストの信頼性が低いという問題を有していた。

【０００７】本発明は上記問題点に鑑み、任意の値を直
接メモリの誤り検出・訂正コード格納領域に書き込みで
き、またメモリの誤り検出・訂正コード格納領域に格納
されている値を実データとして出力できるテスト回路を
提供するものである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のテスト回路は、誤り検出・訂正回路とメモ
リを結ぶデータバス上叉はプロセッサと誤り検出・訂正
回路の間のデータバス上に実データバスの一部を誤り検
出・訂正コードバスに切り換え、逆に誤り検出・訂正コ
ードバスを実データバスの一部に切り換えるセレクタ回
路を設けた構成を備えたものである。

【０００９】

【作用】本発明は上記した構成によって、任意の値を直
接メモリの誤り検出・訂正コード格納領域に書き込んだ
り、メモリの誤り検出・訂正コード格納領域からの読み
だしを可能にする。

【００１０】

【実施例】

（実施例１）図１は本発明の第１の実施例におけるテス
ト回路のブロックを示すもので、実データは６４ビッ
ト、誤り検出・訂正コードは８ビットの例を示してい
る。図１において、１１は実データと誤り検出・訂正コ
ードを格納するメモリ、１２はセレクタ回路、１３はデ
ータスルーモード、誤り検出・訂正コード付加モード、
誤り検出・訂正モードを有する誤り検出・訂正回路、１
４はプロセッサ、１５はメモリ１１とセレクタ回路１２
を結ぶ実データバス、１６はメモリ１１とセレクタ回路
１２を結ぶ誤り検出・訂正コードバス、１７はセレクタ
回路１２と誤り検出・訂正回路１３を結ぶ実データバ
ス、１８はセレクタ回路１２と誤り検出・訂正回路１３
を結ぶ誤り検出・訂正コードバス、１９は誤り検出・訂
正回路１３とプロセッサ１４を結ぶ実データバスであ
る。

【００１１】図２は図１のセレクタ回路１２を具体的に
示すもので、２６から２９はセレクタ、２１は５６ビッ
ト双方向バス、２２から２５は８ビット双方向バスであ
り、バス２１と２４は実データバス１７と接続、バス２
５は誤り検出・訂正コードバス１８と接続、バス２１と
２２は実データバス１５と接続、バス２３は誤り検出・
訂正コードバス１６と接続する。

【００１２】以上のように構成されたテスト回路につい
て、以下その動作を説明する。まず、通常のメモリ１１
への書き込みの場合、プロセッサ１４から実データバス
１９を通り誤り検出・訂正回路１３に送られた６４ビッ
トの実データは誤り検出・訂正回路１３により誤り検出
・訂正コードが付加され（図３．３ａ）、実データは実
データバス１７、誤り検出・訂正コードは誤り検出・訂
正コードバス１８を通してセレクタ回路１２に入力され
る。セレクタ回路１２ではスルーモードとなる。つまり
バス２４から入力された実データはセレクタ２６により
制御信号に従い、バス２２に送られ、バス２５から入力
された誤り検出・訂正コードはセレクタ２７により制御
信号に従いバス２３に送られ、このときセレクタ２８、
２９は制御信号に従いハイインピーダンス状態にある。
その結果実データは実データバス１５を通ってメモリ１
１の実データ格納領域に書き込まれ、誤り検出・訂正コ
ードは誤り検出・訂正コードバス１６を通ってメモリ１
１の誤り検出・訂正コード格納領域に書き込まれる。こ
のとき実データバス１５を上位ビットに、誤り検出・訂
正コードバス１６を下位ビットにしたバスのバスフィー
ルドを図３の３ａに示す。

【００１３】通常のメモリ１１からの読みだしの場合、
メモリ１１から実データ格納領域の値は実データバス１
５を通して、誤り検出・訂正コード格納領域の値は誤り
検出・訂正コードバス１６を通してセレクタ回路１２に
入力される。セレクタ回路ではスルーモードとなる。つ
まりバス２２から入力された実データはセレクタ２８に
より制御信号に従いバス２４に送られ、バス２３から入
力された誤り検出・訂正コードはセレクタ２９により制
御信号に従いバス２５に送られ、このときセレクタ２
６、２７は制御信号に従いハイインピーダンス状態にあ
る。その結果メモリ１１の実データ格納領域の値は実デ
ータバス１７を通して誤り検出・訂正回路１３に送ら
れ、メモリ１１の誤り検出・訂正コード格納領域の値は
誤り検出・訂正コードバス１８を通して誤り検出・訂正
回路１３に送られ、制御信号に従い誤り検出・訂正さ
れ、実データバス１９を通ってプロセッサに送られる。
このとき実データバス１７を上位ビットに、誤り検出・
訂正コードバス１８を下位ビットにしたバスのバスフィ
ールドを図３の３ａに示す。

【００１４】次に、テスト時のメモリ１１への書き込み
の場合、プロセッサ１４から実データバス１９を通して
誤り検出・訂正回路１３に送られた６４ビットの実デー
タは誤り検出・訂正回路１３により誤り検出・訂正コー
ドが付加され、実データは実データバス１７、誤り検出
・訂正コードは誤り検出・訂正コードバス１８を通りセ
レクタ回路１２に入力される。セレクタ回路ではバス２
４から入力された実データはセレクタ２７により制御信
号に従い、バス２３に送られ、バス２５から入力された
誤り検出・訂正コードはセレクタ２６により制御信号に
従いバス２２に送られ、このときセレクタ２８、２９は
制御信号に従いハイインピーダンス状態にある。その結
果実データの一部は誤り検出・訂正コードバス１６を通
ってメモリ１１の誤り検出・訂正コード格納領域に書き
込まれる。残りの実データと誤り検出・訂正コードは実
データバス１５を通してメモリ１１の実データ格納領域
に書き込まれ、このとき実データバス１５を上位ビット
に、誤り検出・訂正コードバス１６を下位ビットにした
バスのバスフィールドを図３の３ｂに示す。

【００１５】続いてテスト時のメモリ１１からの読みだ
しの場合、メモリ１１から実データ格納領域の値は実デ
ータバス１５を通して、誤り検出・訂正コード格納領域
の値は誤り検出・訂正コードバス１６を通してセレクタ
回路１２に入力される。セレクタ回路１２ではバス２２
から入力されたメモリ１１の実データ格納領域の値はセ
レクタ２９により制御信号に従いバス２５に送られ、バ
ス２３から入力されたメモリ１１の誤り検出・訂正コー
ド格納領域の値はセレクタ２８により制御信号に従いバ
ス２４に送られ、このときセレクタ２６、２７は制御信
号に従いハイインピーダンス状態にある。その結果メモ
リ１１の実データ格納領域の一部の値は誤り検出・訂正
コードバス１８を通して、残りの実データ格納領域の値
と誤り検出・訂正コード格納領域の値は実データバス１
７を通して、誤り検出・訂正回路１３に送られ、このと
き誤り検出・訂正回路は制御信号に従いデータスルーモ
ードになっており、実データバス１７の内容が実データ
バス１９を通ってプロセッサに送られる。このとき実デ
ータバス１７を上位ビットに、誤り検出・訂正コードバ
ス１８を下位ビットにしたバスのバスフィールドを図３
の３ｃに示す。

【００１６】上記のテスト時のメモリ１１の誤り検出・
訂正コード格納領域に書き込んだ実データと、メモリ１
１の誤り検出・訂正コード格納領域から読みだした実デ
ータをプロセッサ１４で比較することにより、メモリ１
１の誤り検出・訂正コード格納領域が正常に動作してい
るかテストできる。

【００１７】なお、本実施例における通常の書き込みを
行った後、テスト時の読みだしを行った場合、誤り検出
・訂正回路１３により付加された誤り検出・訂正コード
が実データの８ビットとしてプロセッサ１４へ送られ、
誤り検出・訂正回路１３が誤り検出・訂正コード付加を
正しく行っているかがテストできる。またテスト時の書
き込みを行った後、図２のセレクタ２７、２８、２９を
ハイインピーダンスにして通常の書き込みをし、その後
通常の読みだしを行った場合、プロセッサ１４により書
き込んだ誤り検出・訂正コードで誤り検出・訂正回路１
３に誤り検出・訂正を行わせることができ、誤り検出・
訂正回路１３が誤り検出・訂正を正しく行っているかが
テストできる。

【００１８】また、本実施例では、セレクタ回路１２の
バス２４を、実データバス１７の下位８ビットに位置さ
せたが、バス２４は、実データバス１７のいずれかの８
ビットに位置させても良いことは言うまでもない。

【００１９】（実施例２）図４は本発明の第２の実施例
におけるテスト回路のブロックを示すもので、実データ
は６４ビット、誤り検出・訂正コードは８ビットの例を
示している。図４において、４１は実データと誤り検出
・訂正コードを格納するメモリ、４２はデータスルーモ
ード、誤り検出・訂正コード付加モード、誤り検出・訂
正モードを有する誤り検出・訂正回路、４３はセレクタ
回路、４４はプロセッサ、４５はメモリ４１と誤り検出
・訂正回路４２を結ぶ実データバス、４６はメモリ４１
と誤り検出・訂正回路４２を結ぶ誤り検出・訂正コード
バス、４７は誤り検出・訂正回路４２とセレクタ回路４
３を結ぶ実データバス、４８は誤り検出・訂正回路４２
とセレクタ回路４３を結ぶ誤り検出・訂正コードバス、
４９はセレクタ回路４３とプロセッサ４４を結ぶ実デー
タバスである。

【００２０】図５は図４のセレクタ回路４３を具体的に
示すもので、５５、５６はスイッチ、５１は５６ビット
双方向バス、５２から５４は８ビット双方向バスであ
り、バス５１と５４は実データバス４９と接続、バス５
１と５２は実データバス４７と接続、バス５３は誤り検
出・訂正コードバス４８と接続する。

【００２１】以上のように構成されたテスト回路につい
て、以下その動作を説明する。まず、通常のメモリ４１
への書き込みの場合、プロセッサ４４から実データバス
４９を通りセレクタ回路４３に入力される。セレクタ回
路４３ではスルーモードとなる。つまりバス４９から入
力された実データはスイッチ５５により制御信号に従い
バス４７に送られ、このときスイッチ５６は制御信号に
従いハイインピーダンス状態にある。その結果実データ
は実データバス４７を通って誤り検出・訂正回路４２に
送られた６４ビットの実データは誤り検出・訂正回路４
２により誤り検出・訂正コードが付加され（図３．３
ｄ）、実データは実データバス４５を通してメモリ４１
の実データ格納領域に書き込まれ、誤り検出・訂正コー
ドは誤り検出・訂正コードバス４６を通ってメモリ４１
の誤り検出・訂正コード格納領域に書き込まれる。この
とき実データバス４７を上位ビットに、誤り検出・訂正
コードバス４８を下位ビットにしたバスのバスフィール
ドを図３の３ｄに示す。

【００２２】通常のメモリ４１からの読みだしの場合、
メモリ４１から実データ格納領域の値は実データバス４
５を通して送られ、メモリ４１の誤り検出・訂正コード
格納領域の値は誤り検出・訂正コードバス４６を通して
誤り検出・訂正回路４２に送られ、制御信号に従い誤り
検出・訂正され、実データは実データバス４７を通って
セレクタ回路４３に入力される。セレクタ回路ではスル
ーモードとなる。つまりバス５２から入力された実デー
タはスイッチ５５により制御信号に従いバス５４に送ら
れ、このときスイッチ５６は制御信号に従いハイインピ
ーダンス状態にある。その結果誤り検出・訂正回路４２
で誤り検出・訂正された実データは、実データバス４９
を通してプロセッサに送られ、このとき実データバス４
９のバスフィールドを図３の３ｅに示す。

【００２３】次に、テスト時のメモリ４１への書き込み
の場合、プロセッサ４４から実データバス４９を通して
セレクタ回路４３に入力される。セレクタ回路ではバス
５４から入力された実データはスイッチ５６により制御
信号に従い、バス５３に送られ、このときスイッチ５５
はハイインピーダンス状態でもオン状態でも良い。その
結果実データの一部は誤り検出・訂正コードバス４８を
通って誤り検出・訂正回路４２に送られ、このとき誤り
検出・訂正回路４２は制御信号によりデータスルーモー
ドになっており誤り検出・訂正コードバス４６を通りメ
モリ４１の誤り検出・訂正コード格納領域に書き込ま
れ、残りの実データは実データバス４５を通してメモリ
４１の実データ格納領域に書き込まれる。このとき実デ
ータバス４７を上位ビットに、誤り検出・訂正コードバ
ス４８を下位ビットにしたバスのバスフィールドを図３
の３ｆに示す。

【００２４】続いてテスト時のメモリ４１からの読みだ
しの場合、メモリ４１から実データ格納領域の値は実デ
ータバス４５を通して、誤り検出・訂正コード格納領域
の値は誤り検出・訂正コードバス４６を通して誤り検出
・訂正回路４２に送られ、このとき誤り検出・訂正回路
は制御信号に従いデータスルーモードになっており、実
データバス４５の内容が実データバス４７を通って、誤
り検出・訂正コードバス４６の内容が誤り検出・訂正コ
ードバス４８を通ってセレクタ回路４３に入力される。
セレクタ回路４３ではバス５３から入力されたメモリ４
１の誤り検出・訂正コード格納領域の値はスイッチ５６
により制御信号に従いバス５４に送られ、このときスイ
ッチ５５は制御信号に従いハイインピーダンス状態にあ
る。その結果メモリ４１の実データ格納領域の５６ビッ
トの値と誤り検出・訂正コード格納領域の値は実データ
バス４９を通して、プロセッサ４４に送られ、このとき
実データバス４９のバスフィールドを図３の３ｇに示
す。

【００２５】上記のテスト時のメモリ４１の誤り検出・
訂正コード格納領域に書き込んだ実データと、メモリ４
１の誤り検出・訂正コード格納領域から読みだした実デ
ータをプロセッサ４４で比較することにより、メモリ４
１の誤り検出・訂正コード格納領域が正常に動作してい
るかテストできる。

【００２６】なお、本実施例における通常の書き込みを
行った後、テスト時の読みだしを行った場合、誤り検出
・訂正回路４２により付加された誤り検出・訂正コード
が実データの８ビットとしてプロセッサ４４へ送られ、
誤り検出・訂正回路４２が誤り検出・訂正コード付加を
正しく行っているかがテストできる。またテスト時の書
き込みを行った後、図５のスイッチ５６をハイインピー
ダンスにし、更に誤り検出・訂正回路４２をスルーモー
ドにして書き込みをし、その後通常の読みだしを行った
場合、プロセッサ４４により書き込んだ誤り検出・訂正
コードで誤り検出・訂正回路４２に誤り検出・訂正を行
わせることができ、誤り検出・訂正回路４２が誤り検出
・訂正を正しく行っているかがテストできる。

【００２７】また、本実施例では、セレクタ回路４３の
バス５４を、実データバス４９の下位８ビットに位置さ
せたが、バス５４は、実データバス４９のいずれかの８
ビットに位置させても良いことは言うまでもない。

【００２８】

【発明の効果】以上のように本発明は、実データバスの
一部を誤り検出・訂正コードバスへ切り換え、逆に誤り
検出・訂正バスを実データバスの一部へ切り換えるセレ
クタ回路を設けることにより、メモリの誤り検出・訂正
コード格納領域のテストを直接することができ、また誤
り検出・訂正回路の動作を直接観察できる。

【図面の簡単な説明】

【図１】本発明の実施例１におけるテスト回路のブロッ
ク図

【図２】図１におけるセレクタ回路１２の詳細図

【図３】様々なバスフィールドを示した図

【図４】本発明の実施例２におけるテスト回路のブロッ
ク図

【図５】図６におけるセレクタ回路４３の詳細図

【図６】最近の大型化されたコンピュータのシステム図

【図７】従来の、誤り検出・訂正回路を有しプロセッサ
とメモリの間でデータを授受するシステムのブロック図

【符号の説明】

１１ メモリ １２ セレクタ回路 １３ 誤り検出・訂正回路 １４ プロセッサ １５、１７、１９ ６４ビット実データバス １６、１８ ８ビット誤り検出・訂正コードバス ２１ ５６ビット実データバス ２２〜２５ ８ビットバス ２６〜２９ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】実データの演算、転送処理を行うプロセッ
   サと、前記実データに対してスルーさせ、この実データ
   に対応した誤り検出・訂正コードを付加させ、更に誤り
   検出・訂正を行う誤り検出・訂正回路と、前記実データ
   に対して実データと誤り検出・訂正コードを格納するメ
   モリとを備えたシステムにおいて、 前記誤り検出・訂正回路とメモリの間のデータバス上に
   前記実データバスの一部を前記誤り検出・訂正コードバ
   スへ切り換え、逆に誤り検出・訂正コードバスを実デー
   タバスに切り換えるセレクタ回路を具備していることを
   特徴とするテスト回路。
2. 【請求項２】実データの演算、転送処理を行うプロセッ
   サと、前記実データに対してスルーさせ、この実データ
   に対応した誤り検出・訂正コードを付加させ、更に誤り
   検出・訂正を行う誤り検出・訂正回路と、前記実データ
   に対して実データと誤り検出・訂正コードを格納するメ
   モリとを備えたシステムにおいて、 前記プロセッサと誤り検出・訂正回路の間のデータバス
   上に前記実データバスの一部を前記誤り検出・訂正コー
   ドバスへ切り換え、逆に誤り検出・訂正コードバスを実
   データバスに切り換えるセレクタ回路を具備しているこ
   とを特徴とするテスト回路。