JP4578226B2 - 半導体メモリ - Google Patents

Description

本発明は、誤り訂正機能を有する半導体メモリに関する。

メモリセルから読み出されるデータを誤り訂正する機能をイネーブルまたはディセーブルできる誤り訂正回路を有する半導体メモリが提案されている（例えば、特許文献１）。この半導体メモリは、ビット誤りの数が誤り訂正回路で訂正可能な数か否かを判定する出力圧縮回路をさらに有している。

一方、１つのデータ端子（試験端子）で受けるデータを、このデータ端子に対応するメモリセルだけでなく、他のデータ端子に対応するメモリセルに共通に書き込む、いわゆるデータ圧縮の試験技術が提案されている（例えば、特許文献２）。データ圧縮試験では、半導体メモリの不良は、メモリセルから読み出される複数ビットのデータが一致しないときに検出される。データ圧縮試験により、試験用の評価基板に搭載される半導体メモリの数は増え、試験コストは削減される。
特開２００４−００５９５１号公報 特開２００１−２１００９９号公報

本発明は、以下の問題点を解決するためになされた。すなわち、従来の誤り訂正回路を有する半導体メモリは、試験に必要なデータ端子数を減らすことを目的とするデータ圧縮試験機能を有していない。一般に、データ圧縮試験において、試験するメモリ領域が増えるとき、そのメモリ領域に圧縮データを読み書きするデータ端子が必要である。したがって、半導体メモリの試験に必要なデータの端子数が増え、試験用の評価基板に搭載できる半導体メモリの数は減る。一度に試験できる半導体メモリの数が減るため、メモリ１個当たりの試験時間が増加し、試験コストが増加してしまう。

本発明の目的は、誤り訂正機能を有する半導体メモリにおいて、データ圧縮試験の機能を付加することで試験時間を短縮し、試験コストを削減することにある。

さらに、本発明の目的は、誤り訂正機能とデータ圧縮試験機能を有する半導体メモリにおいて、試験用の評価基板に搭載できる半導体メモリの数を、試験モードに依存せずに等しくすることにある。

本発明の一形態では、第１分配部は、第１データ端子に供給される第１試験データを、共通の書き込みデータとして第１レギュラーメモリブロックに出力する。第２分配部は、第２データ端子に供給される第２試験データを、共通の書き込みデータとして第２レギュラーメモリブロックおよびパリティメモリブロックに出力する。パリティ演算部は、書き込みデータに応じて複数ビットのパリティデータを生成する。データ修復部は、第１および第２レギュラーメモリブロックから読み出される複数ビットのデータを、パリティメモリブロックから読み出される複数ビットのパリティデータを用いて誤り訂正し、複数ビットの訂正データとして出力する。第１一致検出部は、第１レギュラーメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する。第２一致検出部は、第２レギュラーメモリブロックおよびパリティメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する。試験制御部は、試験モードに応じて、上記要素の機能を
有効または無効にする。

誤り訂正機能を無効にする第１データ圧縮試験モード中に、第１試験データと第２試験データとは、第１レギュラーメモリブロックと、第２レギュラーメモリブロックおよびパリティメモリブロックとにそれぞれ書き込まれる。第２試験データは、第２レギュラーメモリブロックだけでなくパリティメモリブロックにも書き込まれる。このように、第１および第２試験データを分配するビット数（データの圧縮率）を変えることで、試験端子の数を増やすことなく、パリティメモリブロックに対するデータ圧縮試験を実施できる。試験端子が増えないため、試験用の評価基板に搭載される半導体メモリの数が減ることを防止できる。この結果、試験時間を短縮でき、試験コストを削減できる。

誤り訂正機能を有効にする第２データ圧縮試験モード中に、第１および第２試験データは、第１および第２レギュラーメモリブロックにそれぞれ書き込まれ、第１および第２試験データのパリティデータは、パリティメモリブロックに書き込まれる。第１および第２レギュラーメモリブロックから読み出される第１および第２試験データは、誤り訂正された後、試験データ毎に一致／不一致が検出される。このため、半導体メモリは、第１および第２レギュラーメモリブロックにビット不良等が存在する場合にも、誤り訂正機能により不良を救済できる。すなわち、第２データ圧縮試験の実施により、半導体メモリの歩留を、向上できる。このように、半導体メモリの用途、出荷状況等に応じて第１データ圧縮試験と第２データ圧縮試験を使い分けることで、最適な試験を実施できる。

第１および第２データ圧縮試験は、ともに第１および第２データ端子のみを用いて実施できる。すなわち、第１および第２データ圧縮試験において、一度に試験できる半導体メモリの数を等しくできる。このため、第１および第２データ圧縮試験を、共通の試験用評価基板を使用して実施できる。この結果、試験コストを削減できる。

本発明の一形態における好ましい例では、第２データ圧縮試験モード中に、第１および第２分配回路は、それぞれ有効、無効にされる。第２試験データは、第２レギュラーメモリブロックのみに出力され、パリティメモリブロックに出力されない。第２分配部を、第１および第２分配回路とで構成することで、第２試験データの出力先を、試験モードに応じて簡易かつ確実に選択できる。特に、パリティメモリブロックは、試験モードに応じて第２試験データまたはパリティデータのいずれかを記憶する。パリティメモリブロックへの第２試験データの出力を、第２分配回路のみを制御することにより許可、禁止できるので、第２データ圧縮試験モード中に第２試験データとパリティデータとが衝突することを確実に防止できる。

本発明の一形態における好ましい例では、第１一致検出回路は、第２レギュラーメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する。第２一致検出回路は、パリティメモリブロックから読み出される複数ビットのパリティデータの一致／不一致を検出する。第３一致検出回路は、第１および第２一致検出回路での検出結果に基づいて、第２レギュラーメモリブロックから読み出されるデータおよびパリティメモリブロックから読み出されるパリティデータの一致／不一致を検出する。このように、データの一致／不一致をメモリブロック毎に検出することで、第１−第３一致検出回路を簡易に構成できる。

本発明の一形態における好ましい例では、第１および第２レギュラーメモリブロックとパリティメモリブロックに読み書きされるデータのビット幅が全て同じため、第１および第２一致検出回路および第１一致検出部の回路構成を同じにできる。この結果、回路設計が容易になる。

本発明の一形態における好ましい例では、第１データ圧縮試験では、第１および第２レギュラーメモリブロックから読み出されるデータが、そのまま第１および第２一致検出部に供給される。第２データ圧縮試験では、データ修復部により誤り訂正されたデータが、第１および第２一致検出部に供給される。データ修復部に転送回路を形成することで、第１および第２データ圧縮試験中に第１および第２レギュラーメモリブロックから読み出されるデータの伝達経路を同じにできる。この結果、半導体メモリ内に形成される配線の数を削減でき、チップサイズを小さくできる。

本発明の一形態における好ましい例では、各データ出力部は、第１および第２データ圧縮試験モード中に、第１または第２一致検出部から出力される検出結果を選択し、第１または第２データ端子に出力する。各データ出力部は、通常動作モード中に、データ修復部から出力される訂正データを選択し、第１または第２データ端子に出力する。上記選択は、データ出力部内の選択回路が実施する。選択回路によりデータ端子に出力されるデータが選択されるため、第１および第２一致検出部は、試験モードおよび通常動作モードに拘わらず常に動作させることが可能にある。換言すれば、第１および第２一致検出部の機能を、選択回路により有効または無効にできる。動作モードに応じた制御が不要なため、第１および第２一致検出部を簡易な構成にできる。

本発明の一形態における好ましい例では、試験制御部は、通常動作モード中に、第１および第２分配部、第１および第２一致検出部の機能を無効にし、パリティ演算部およびデータ修復部の機能を有効にする。このため、通常動作モード中に、誤り訂正機能を有効にでき、メモリ動作中に発生する不良を救済できる。

本発明では、誤り訂正機能とデータ圧縮試験の機能を兼ね備えた半導体メモリを構成することで、試験時間を短縮でき、試験コストを削減できる。また、試験用の評価基板に搭載できる半導体メモリの数を、試験モードに依存せずに等しくできる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重の四角印は、外部データ端子（パッド）を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する。

擬似ＳＲＡＭは、データ端子ＤＱ１−８に接続されたＩ／Ｏ回路１０ａ、１０ｂ、分配回路１２ａ、１２ｂ、１２ｃ、一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄ、試験制御回路１６（試験制御部）、データ修復回路１８（データ修復部）、パリティ演算回路２０（パリティ演算部）、第１レギュラーメモリブロックＭＢ１、第２レギュラーメモリブロックＭＢ２、およびパリティメモリブロックＰＭＢを有している。レギュラーメモリブロックＭＢ１、ＭＢ２、およびパリティメモリブロックＰＭＢは、不良を救済するための冗長回路ＲＥＤをそれぞれ有している。

擬似ＳＲＡＭは、図に示した以外にもメモリセルを選択するためのアドレス信号を受信するアドレスバッファ、アドレスデコーダ、動作コマンド（書き込みコマンド、読み出しコマンド等）を受信するコマンドバッファ、動作コマンドを解読するコマンドデコーダ、
メモリブロックＭＢ１、ＭＢ２、ＰＭＢに対する書き込み動作、読み出し動作およびリフレッシュ動作を制御するための制御信号を生成する動作制御回路等を有している。

図中の太い四角印で示した外部データ端子ＤＱ１、ＤＱ５は、後述する第１および第２データ圧縮試験で使用される。その他の外部端子ＤＱ２−４、６−８は、第１および第２データ圧縮試験中に使用されない。第１データ圧縮試験は、誤り訂正機能を無効ににして実行するデータ圧縮試験である。第２データ圧縮試験は、誤り訂正機能を有効にして実行するデータ圧縮試験である。第１データ圧縮試験では、レギュラーメモリブロックＭＢ１−２およびパリティメモリブロックＰＭＢに、圧縮データ（共通データ）が書き込まれる。第２データ圧縮試験では、レギュラーメモリブロックＭＢ１−２に圧縮データが書き込まれ、パリティメモリブロックＰＭＢに圧縮データのパリティビットが書き込まれる。

試験制御回路１６は、第１データ圧縮試験を実行するときに、試験信号ＴＥＳ１を高レベルに設定し、試験信号ＴＥＳ２を低レベルに設定する（第１データ圧縮試験モード）。試験制御回路１６は、第２データ圧縮試験を実行するときに、試験信号ＴＥＳ１、ＴＥＳ２を高レベルに設定する（第２データ圧縮試験モード）。試験制御回路１６は、通常動作モード中に、試験信号ＴＥＳ１、ＴＥＳ２を低レベルに設定する。換言すれば、試験信号ＴＥＳ１が低レベルのとき、擬似ＳＲＡＭの動作モードは、試験信号ＴＥＳ２のレベルに関わりなく、通常動作モードに設定される。試験信号ＴＥＳ１が高レベルに変化したとき、擬似ＳＲＡＭの動作モードは、通常動作モードから試験モードに移行する。

この実施形態では、通常動作モードは、データ端子ＤＱ１−８を用いて第１および第２レギュラーメモリブロックＭＢ１−２に対してデータを読み書きする動作モードである。試験モードは、試験信号ＴＥＳ２のレベルによって決まる第１および第２データ圧縮試験モードのいずれかである。試験制御回路１８は、試験コマンドをコマンド端子で受けたときに、試験信号ＴＥＳ１、ＴＥＳ２を所定のレベルに変化させ、擬似ＳＲＡＭを通常動作モードから試験モードに移行させる。あるいは、試験制御回路１８は、チップ上に予め形成された専用の試験端子で所定の電圧を受けたときに、擬似ＳＲＡＭを通常動作モードから試験モードに移行させる。

分配回路１２ａ（第１分配部）は、第１および第２データ圧縮試験モード中に、データ端子ＤＱ１（第１データ端子）で受ける試験書き込みデータＴＷＤ１（第１試験データ）をデータ端子ＤＱ１−４（第１データ端子群）に対応する共通の書き込みデータＷＤ１−４として出力する。分配回路１２ｂ（第１分配回路）は、第１および第２データ圧縮試験モード中に、データ端子ＤＱ５（第２データ端子）で受ける試験書き込みデータＴＷＤ５（第２試験データ）をデータ端子ＤＱ５−８（第２データ端子群）に対応する共通の書き込みデータＷＤ５−８として出力する。分配回路１２ｃ（第２分配回路）は、第１データ圧縮試験モード中に、試験書き込みデータＴＷＤ５を共通のパリティデータＰＷＤ１−４として出力する。分配回路１２ｂ、１２ｃは、データ端子ＤＱ５に供給される試験書き込みデータＴＷＤ５を、共通の書き込みデータとして第２レギュラーメモリブロックＭＢ２およびパリティメモリブロックＰＭＢに出力する第２分配部として機能する。

一致検出回路１４ａ（第１一致検出部）は、４ビットの訂正データＣＲＤ１−４の一致／不一致に応じて試験結果信号ＴＳ１を出力するとともに、訂正データＣＲＤ１を試験結果データＴＲＤ１として出力する。一致検出回路１４ｂ（第１一致検出回路）は、４ビットの訂正データＣＲＤ５−８の一致／不一致に応じて試験結果信号ＴＳ５を出力するとともに、訂正データＣＲＤ５を試験結果データＴＲＤ５として出力する。一致検出回路１４ｃ（第２一致検出回路）は、パリティメモリブロックＰＭＢから読み出される４ビットのパリティ読み出しデータＰＲＤ１−４の一致／不一致に応じて試験結果信号ＴＳ８を出力するとともに、パリティ読み出しデータＰＲＤ１を試験結果データＴＲＤ８として出力す
る。一致検出回路１４ｄ（第３一致検出回路）は、試験結果データＴＲＤ５、ＴＲＤ８および試験結果信号ＴＳ５、ＴＳ８に応じて、試験結果信号ＴＳ５Ａを出力する。このように、一致検出回路１４ｂ、１４ｃ、１４ｄは、階層構造を有している。一致検出回路１４ｂ、１４ｃ、１４ｄは、第２レギュラーメモリブロックＭＢ２およびパリティメモリブロックＰＭＢから読み出されるデータＲＤ５−８、ＰＲＤ１−４の一致／不一致を検出する第２一致検出部として機能する。

訂正データＣＲＤ５−８およびパリティ読み出しデータＰＲＤ１−４の一致／不一致を、１つの一致検出回路で一度に検出するのではなく、一致検出回路１４ｂ、１４ｃで４ビットずつ検出し、検出結果を一致検出回路１４ｄで纏めることで、後述する図３に示すように、一致検出回路１４ａ、１４ｂ、１４ｃを同じ回路で構成できる。このため、回路設計期間を短縮できる。また、設計検証する回路の種類が減るため、設計検証期間を短縮できる。

データ修復回路１８は、通常動作モード中および第２データ圧縮試験モード中に、読み出しデータＲＤ１−８をパリティ読み出しデータＰＲＤ１−４に応じて誤り訂正し、訂正データＣＲＤ１−８として出力する。データ修復回路１８は、第１データ圧縮試験中に、パリティ読み出しデータＰＲＤ１−４に関わりなく、読み出しデータＲＤ１−８をそのまま訂正データＣＲＤ１−８として出力する。パリティ演算回路２０は、通常動作モード中および第２データ圧縮試験モード中に、書き込みデータＷＤ１−８から４ビットのパリティデータＰＷＤ１−４を生成する。パリティ演算回路２０は、第１データ圧縮試験モード中に非活性化され、パリティ生成動作を停止する。

レギュラーメモリブロックＭＢ１−２およびパリティメモリブロックＰＭＢは、データのビット幅が４ビットであり、同じ回路および同じレイアウトで構成されている。これ等メモリブロックＭＢ１−２、ＰＭＢは、一般的なＤＲＡＭと同様に、ダイナミックメモリセルを有している。ダイナミックメモリセルは、データを電荷として保持するキャパシタと、キャパシタをビット線に接続するための転送トランジスタとを有している。

図２は、図１に示した分配回路１２ａ、１２ｂ、１２ｃの詳細を示している。分配回路１２ａ、１２ｂ、１２ｃは、書き込みデータ線ＷＤ１−８およびパリティ書き込みデータ線ＰＷＤ１−４に接続される４つの出力部１２ｄをそれぞれ有している。各出力部１２ｄは、トライステートバッファ回路と、トライステートバッファ回路を制御する論理ゲートとで構成されている。分配回路１２ａ（または１２ｂ）の出力部１２ｄは、第１および第２データ圧縮試験モード中に（ＴＥＳ１＝高レベル）、試験書き込みデータＴＷＤ１（またはＴＷＤ５）を共通の書き込みデータＷＤ１−４（またはＷＤ５−８）として出力する。分配回路１２ａ（または１２ｂ）の出力部１２ｄは、通常動作モード中に（ＴＥＳ１＝低レベル）、トライステートバッファ回路の出力ノードを高インピーダンス状態に設定する。分配回路１２ｃの出力部１２ｄは、第１データ圧縮試験モード中に（ＴＥＳ１、２＝高レベル、低レベル）、試験書き込みデータＴＷＤ５を共通のパリティ書き込みデータＰＷＤ１−４として出力する。分配回路１２ｃの出力部１２ｄは、通常動作モード中（ＴＥＳ１＝低レベル）および第２データ圧縮試験モード中に（ＴＥＳ２＝高レベル）、トライステートバッファ回路の出力ノードを高インピーダンス状態に設定する。

図３は、図１に示した一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄの詳細を示している。一致検出回路１４ａ、１４ｂ、１４ｃは、上述したように、設計効率を向上するために全て同じ回路で構成されている。換言すれば、４ビットのデータ幅を有するメモリブロックＭＢ１−２、ＰＭＢに対応して、同じ回路構成の一致検出回路１４ａ、１４ｂ、１４ｃを形成できる。一致検出回路１４ａ（または１４ｂ、１４ｃ）は、読み出しデータＲＤ１（またはＲＤ５、ＰＲＤ１）を試験結果データＴＲＤ１（またはＴＲＤ５、ＴＲＤ８）
として出力するインバータ列と、全ての読み出しデータＲＤ１−４（またはＲＤ５−８、ＰＲＤ１−４）の高レベルおよび低レベルをそれぞれ検出する４入力ＮＡＮＤゲートおよび４入力ＮＯＲゲートと、試験結果信号ＴＳ１（またはＴＳ５、ＴＳ８）を出力する２入力ＮＡＮＤゲートとを有している。一致検出回路１４ａ、１４ｂ、１４ｃは、全ての読み出しデータＲＤ１−４（またはＲＤ５−８、ＰＷＤ１−４）の論理レベルが一致するとき、すなわちデータ圧縮試験で誤りがないとき、試験結果信号ＴＳ１（またはＴＳ５、ＴＳ８）を高レベルに設定する。一致検出回路１４ａ、１４ｂ、１４ｃは、読み出しデータＲＤ１−４（またはＲＤ５−８、ＰＷＤ１−４）の論理レベルのいずれかが異なるとき、すなわち、データ圧縮試験で誤りが発生したとき、試験結果信号ＴＳ１（またはＴＳ５、ＴＳ８）を低レベルに設定する。なお、一致検出回路１４ａ、１４ｂ、１４ｃを第１および第２データ圧縮試験モード中のみ動作させるために、一致検出回路１４ａ、１４ｂ、１４ｃに、試験信号ＴＥＳ１を供給してもよい。この場合、通常動作モード中に一致検出回路１４ａ、１４ｂ、１４ｃが非活性化されるため、消費電力を削減できる。

一致検出回路１４ｄは、２入力ＥＮＯＲ回路および４入力ＮＡＮＤゲート、試験信号ＴＥＳ２が低レベルの期間（第１データ圧縮試験モード中）および高レベルの期間（第２データ圧縮試験モード中）にそれぞれ動作する２入力ＮＡＮＤゲート、および試験結果信号ＴＳ５Ａを出力する２入力ＮＡＮＤゲートを有している。一致検出回路１４ｄは、第１データ圧縮試験モード中に、試験結果データＴＲＤ５、ＴＲＤ８の論理レベルが一致し、かつ試験結果信号ＴＳ５、ＴＳ８が高レベルのときに試験結果信号ＴＳ５Ａを高レベルに設定する。一致検出回路１４ｄは、第２データ圧縮試験モード中に、試験結果信号ＴＳ５を試験結果信号ＴＳ５Ａとして出力する。すなわち、一致検出回路１４ｄは、第１データ圧縮試験モード中に、一致検出回路１４ｂ、１４ｃの出力に基づいて一致／不一致を検出する。一致検出回路１４ｄは、第２データ圧縮試験モード中に、一致検出回路１４ｃの機能を無効にし、一致検出回路１４ｂの出力のみに基づいて一致／不一致を検出する。

図４は、図１に示したパリティ演算回路２０の詳細を示している。パリティ演算回路２０は、２つの５入力ＥＯＲ回路、２つの４入力ＥＯＲ回路、パリティ書き込みデータＰＷＤ１−４を出力するトライステートバッファ回路、およびトライステートバッファ回路を制御する論理ゲートを有している。パリティ演算回路２０は、通常動作モード中（ＴＥＳ１＝低レベル）および第２データ圧縮試験モード中（ＴＥＳ２＝高レベル）に、パリティ書き込みデータＰＷＤ１−４を出力するために動作する。パリティ演算回路２０は、第１データ圧縮試験モード中に（ＴＥＳ１、ＴＥＳ２＝高レベル、低レベル）、トライステートバッファ回路の出力ノードを高インピーダンス状態に設定する。すなわち、パリティ演算回路２０は、非活性化される。４つのＥＯＲ回路は、読み出しデータＲＤ１−８中の所定の５ビットまたは４ビットからパリティビットＰＷＤ１−４をそれぞれ生成する。

図５および図６は、図４に示した５入力ＥＯＲ回路および４入力ＥＯＲ回路の詳細を示している。５入力ＥＯＲ回路（ＥＯＲ（５））は、４つの２入力ＥＯＲ回路（ＥＯＲ（２））を組み合わせて構成される。４入力ＥＯＲ回路（ＥＯＲ（４））は、３つの２入力ＥＯＲ回路（ＥＯＲ（２））を組み合わせて構成される。

図７は、図１に示したデータ修復回路１８の詳細を示している。データ修復回路１８は、２つの５入力ＥＯＲ回路（ＥＯＲ（５））、２つの４入力ＥＯＲ回路（ＥＯＲ（４））、ＥＯＲ回路に対応する４つの比較回路１８ａ、訂正データＣＲＤ１−８の各ビットに対応する８つの復元回路１８ｂ、復元回路１８ｂにそれぞれ対応する４入力ＮＡＮＤゲートおよび２入力ＮＯＲゲートを有している。

５入力ＥＯＲ回路および４入力ＥＯＲ回路は、図４に示したパリティ演算回路２０の４つのＥＯＲ回路と同じ回路であり、入力される読み出しデータＲＤ１−８の組み合わせも
同じである。比較回路１８ａは、２入力ＥＯＲ回路（ＥＯＲ（２））で構成されている。比較回路１８ａは、ＥＯＲ回路の出力レベルがパリティ読み出しデータＰＲＤ１（またはＰＲＤ２−４）の論理レベルと同じときに低レベルを出力し、異なるときに高レベルを出力する。４入力ＮＡＮＤゲートは、比較回路１８ａからの出力信号およびその反転信号のうち４ビットを受け、読み出しデータＲＤ１−８の各ビットの誤り有無を検出する。各４入力ＮＡＮＤゲートは、ビット誤りがあるとき低レベルを出力し、ビット誤りがないとき高レベルを出力する。２入力ＮＯＲゲートは、通常動作モード中（ＴＥＳ１＝低レベル）および第２データ圧縮試験モード中（ＴＥＳ２＝高レベル）に、４入力ＮＡＮＤゲートの出力を反転して復元回路１８ｂに伝達する。２入力ＮＯＲゲートは、第１データ圧縮試験モード中（ＴＥＳ１＝高レベル、ＴＥＳ２＝低レベル）に、復元回路１８ｂに低レベルを出力する。

復元回路１８ｂは、２入力ＥＯＲ回路（ＥＯＲ（２））で構成されている。復元回路１８ｂは、通常動作モード中および第２データ圧縮試験モード中に、読み出しデータＲＤ１−８を誤り訂正し、訂正データＣＲＤ１−８として出力する。復元回路１８ｂは、第１データ圧縮試験モード中に、読み出しデータＲＤ１−８を、そのまま訂正データＣＲＤ１−８として出力する。このように、２入力ＮＯＲゲートおよび復元回路１８ｂは、第１データ圧縮試験モード中に、レギュラーメモリブロックＭＢ１、ＭＢ２から読み出されるデータＲＤ１−８を修復することなく一致検出回路１４ａ、１４ｂに転送する転送回路として機能する。

図８は、図１に示したＩ／Ｏ回路１０ａ、１０ｂの詳細を示している。Ｉ／Ｏ回路１０ａは、論理回路１０ｃ、出力バッファ１０ｄ、入力バッファ１０ｅおよび論理回路１０ｆを有している。論理回路１０ｃは、通常動作モード中（ＴＥＳ１＝低レベル）に、訂正データＣＲＤ１（またはＣＲＤ５）を出力バッファ１０ｄに出力する。また、論理回路１０ｃは、第１および第２データ圧縮試験モード中（ＴＥＳ１＝高レベル）に、試験結果データＴＲＤ１（またはＴＲＤ５）を出力バッファ１０ｄに出力する。出力バッファ１０ｄは、通常動作モード中（ＴＥＳ１＝低レベル）に、論理回路１０ｃから出力される論理レベルを外部データ端子ＤＱに出力する。また、出力バッファ１０ｄは、第１および第２データ圧縮試験モード中（ＴＥＳ１＝高レベル）に、試験結果信号ＴＳ１（またはＴＳ５Ａ）が低レベルのとき、すなわち、データ圧縮試験により誤りが発生したとき、出力ノードＤＱ（外部データ端子）を高インピーダンス状態に設定する。出力バッファ１０ｄは、第１および第２データ圧縮試験モード中に、試験結果信号ＴＳ１（またはＴＳ５）が、高レベルのとき、すなわち、データ圧縮試験により誤りが発生しないとき、論理回路１０ｃから出力される論理レベルを外部データ端子ＤＱに出力する。

入力バッファ１０ｅは、外部データ端子ＤＱ１（またはＤＱ５）に供給されるデータを受け、受けたデータを論理回路１０ｆに出力する。論理回路１０ｆは、書き込みデータ線ＷＤ１（またはＷＤ５）にデータを供給するトライステートバッファ回路と、試験書き込みデータ線ＴＷＤ１（またＴＷＤ５）にデータを供給するバッファ回路とを有している。論理回路１０ｆは、通常動作モード中（ＴＥＳ１＝低レベル）に、入力バッファ１０ｅから供給されるデータを、トライステートバッファ回路を介して書き込みデータ線ＷＤ１（またはＷＤ５）に出力する。論理回路１０ｆは、試験モードと通常動作モードに関わらず、入力バッファ１０ｆから供給されるデータを、バッファ回路を介して試験書き込みデータＴＷＤ１（またはＴＷＤ５）として出力する。

Ｉ／Ｏ回路１０ａの論理回路１０ｃおよび出力バッファ１０ｄは、データ端子ＤＱ１、ＤＱ５にデータをそれぞれ出力するデータ出力部として機能する。また、論理回路１０ｃは、第１および第２データ圧縮試験モード中に、一致検出回路１４ａ、１４ｄから出力される試験結果データＴＲＤ１、ＴＲＤ５（検出結果）を選択し、通常動作モード中に、デ
ータ修復回路１８から出力される訂正データＣＲＤ１、５を選択し、選択したデータをデータ端子ＤＱ１、ＤＱ５にそれぞれ出力する選択回路として機能する。

Ｉ／Ｏ回路１０ｂは、出力バッファ１０ｇ、入力バッファ１０ｅおよび論理回路１０ｈを有している。出力バッファ１０ｇは、通常動作モード中（ＴＥＳ１＝低レベル）に、訂正データＣＲＤ２（またはＣＲＤ３−４、６−８）を外部データ端子ＤＱに出力する。出力バッファ１０ｇは、第１および第２データ圧縮試験モード中（ＴＥＳ１＝高レベル）に、出力ノード（外部データ端子）ＤＱを高インピーダンス状態に設定する。入力バッファ１０ｅは、Ｉ／Ｏ回路１０ａの入力バッファ１０ｅと同じである。

論理回路１０ｈは、書き込みデータ線ＷＤ２（またはＷＤ３−４、６−８）にデータを供給するトライステートバッファ回路とその制御回路を有している。論理回路１０ｈは、通常動作モード中（ＴＥＳ１＝低レベル）に、入力バッファ１０ｅから供給されるデータを、トライステートバッファ回路を介して書き込みデータ線ＷＤ２（またはＷＤ３−４、６−８）に出力する。論理回路１０ｈは、第１および第２データ圧縮試験モード中（ＴＥＳ１＝高レベル）に、トライステートバッファ回路の出力ノード（＝ＷＤ２−４、６−８）を高インピーダンス状態に設定する。

次に、第１の実施形態における擬似ＳＲＡＭの動作を、通常動作モード、第１データ圧縮試験モード、第２データ圧縮試験モードの順で説明する。

通常動作モードでは、試験制御回路１６は、低レベルの試験信号ＴＥＳ１、ＴＥＳ２を出力する。通常動作モードでの書き込み動作では、Ｉ／Ｏ回路１０ａ、１０ｂに入力される書き込みデータＤＱ１−８は、書き込みデータ線ＷＤ１−４、５−８を介してレギュラーメモリブロックＭＢ１−２に直接書き込まれる。書き込みデータＷＤ１−８は、パリティ演算回路２０にも供給される。パリティ演算回路２０は、書き込みデータＷＤ１−８から４ビットのパリティデータＰＷＤ１−４を生成する。パリティデータＰＷＤ１−４は、パリティメモリブロックＰＭＢに書き込まれる。ここで、データＷＤ１−８、ＰＷＤ１−４は、アドレス信号に応じて選択されるメモリセルに書き込まれる。

通常動作モード中、試験信号ＴＥＳ１により、分配回路１２ａ、１２ｂ、１２ｃの出力ノードは、全てハイインピーダンス状態に設定される。すなわち、分配回路１２ａ、１２ｂ、１２ｃの機能は無効にされる。このため、Ｉ／Ｏ回路１０ａ、１０ｂからの書き込みデータＷＤ１−８は、分配回路１２ａ、１２ｂからの出力データと衝突しない。また、パリティ演算回路２０からのパリティ書き込みデータＰＷＤ１−４は、分配回路１２ｃからの出力データと衝突しない。

通常動作モードでの読み出し動作では、データ修復回路１８は、レギュラーメモリブロックＭＢ１−２から読み出された読み出しデータＲＤ１−８を、パリティメモリブロックＰＭＢから読み出されたパリティ読み出しデータＰＲＤ１−４を用いて修復し、訂正データＣＲＤ１−８として出力する。すなわち、データ修復部１８およびパリティ演算回路２０の機能は、有効にされる。Ｉ／Ｏ回路１０ａの論理回路１０ｃは、訂正データＣＲＤ１、ＣＲＤ５を選択し、試験結果データＴＲＤ１、ＴＲＤ５を選択しない。すなわち、一致検出回路１４ｂ、１４ｃ、１４ｄの機能は無効にされる。そして、Ｉ／Ｏ回路１０ａ、１０ｂは、訂正データＣＲＤ１−８を読み出しデータとして外部データ端子ＤＱ１−８に出力する。

第１データ圧縮試験モードでは、試験制御回路１６は、高レベルの試験信号ＴＥＳ１および低レベルの試験信号ＴＥＳ２を出力する。第１データ圧縮試験モードの書き込み動作では、試験信号ＴＥＳ１により、分配回路１２ａ、１２ｂ、１２ｃが活性（有効）にされ
る。そして、共通の試験データＴＷＤ１は、レギュラーメモリブロックＭＢ１に書き込まれ、共通の試験データＴＷＤ５は、レギュラーメモリブロックＭＢ２およびパリティメモリブロックＰＭＢに書き込まれる。すなわち、圧縮データは、パリティメモリブロックＰＭＢにも書き込まれる。このとき、パリティ演算回路２０は、非活性（無効）にされているため、試験データＴＷＤ５とパリティ書き込みデータが衝突することはない。

上述したように、第１圧縮試験モードでは、外部データ端子ＤＱ１で受信する１ビットの試験データ（圧縮データ）は、４ビットに分配され、外部データ端子ＤＱ５で受信する１ビットの試験データ（圧縮データ）は、８ビットに分配される。すなわち、外部データ端子ＤＱ５で受信する試験データの圧縮率（＝４）と、外部データ端子ＤＱ５で受信する試験データの圧縮率（＝８）とは、互いに異なる。圧縮率を相違させることで、パリティメモリブロックＰＭＢを有する半導体メモリにデータ圧縮試験機能を付加する場合にも、圧縮試験で使用する外部データ端子ＤＱの数は、増加しない。したがって、ＬＳＩテスタ等の試験装置により一度で試験できる擬似ＳＲＡＭの数が減ることを防止できる。この結果、試験時間を短縮でき、試験コストが上昇することを防止できる。

第１データ圧縮試験モードの読み出し動作では、データ修復回路１８は、レギュラーメモリブロックＭＢ１−２から読み出された読み出しデータＲＤ１−８を、誤り訂正することなくそのまま訂正データ１−８として一致検出回路１４ａ、１４ｂに出力する。すなわち、第１データ圧縮試験モード中、データ修復回路１８は、データの修復機能を無効にする。一致検出回路１４ａ、１４ｂは、訂正データＣＲＤ１−４、ＣＲＤ５−８（圧縮データ）の一致／不一致を検出し、試験結果信号ＴＳ１、ＴＳ５および試験結果データＴＲＤ１、ＴＲＤ５を出力する。一致検出回路１４ｃは、パリティ読み出しデータＰＲＤ１−４（圧縮データ）の一致／不一致を検出し、試験結果信号ＴＳ８および試験結果データＴＲＤ８を出力する。

一致検出回路１４ｄは、試験結果データＴＲＤ５、ＴＲＤ８の一致／不一致および試験結果信号ＴＳ５、ＴＳ８のレベルを検出し、試験結果信号ＴＳ５Ａを出力する。このように、第１データ圧縮試験モード中に、一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄの機能は全て有効にされる。試験結果信号ＴＳ５Ａは、訂正データＣＲＤ５−８およびパリティ読み出しデータＰＲＤ１−４が全て同じ値のとき、誤りが無いことを示す高レベルに変化する。２つのＩ／Ｏ回路１０ａは、試験結果信号ＴＳ１またはＴＳ５Ａが高レベルのとき（誤り無し）、試験結果データＴＲＤ１またはＴＲＤ５を外部データ端子ＤＱ１またはＤＱ５にそれぞれ出力する。試験結果データＴＲＤ１、ＴＲＤ５は、メモリブロックＭＢ１−２、ＰＭＢに書き込んだ試験データと同じ論理値である。

Ｉ／Ｏ回路１０ａは、試験結果信号ＴＳ１またはＴＳ５Ａが低レベルのとき（誤り有り）、外部データ端子ＤＱ１またはＤＱ５を高インピーダンス状態に設定する。疑似ＳＲＡＭを試験する試験装置は、外部データ端子ＤＱ１、ＤＱ５を終端抵抗等により電源電圧と接地電圧の中間の電圧に設定している。そして、試験装置は、第１データ圧縮試験モードの読み出し動作において、外部データ端子ＤＱ１またはＤＱ５の中間電圧を検出したときに、メモリブロックＭＢ１またはメモリブロックＭＢ２、ＰＭＢの誤りを検出する。第１データ圧縮試験により、メモリブロックＭＢ１に誤りがあることが判明した場合、メモリブロックＭＢ１の冗長回路ＲＥＤを用いて不良が救済される。メモリブロックＭＢ２、ＰＭＢのいずれかに誤りがあることが判明した場合、メモリブロックＭＢ２、ＰＭＢの両方の冗長回路ＲＥＤを用いて不良が救済される。

第２データ圧縮試験モードでは、試験制御回路１６は、高レベルの試験信号ＴＥＳ１、ＴＥＳ２を出力する。第２データ圧縮試験モードの書き込み動作では、分配回路１２ａ、１２ｂが活性（有効）にされ、レギュラーメモリブロックＭＢ１−２に試験データＴＷＤ
１、ＴＷＤ５が書き込まれる。また、パリティ演算回路２０は、活性（有効）にされ、書き込みデータＷＤ１−４（＝ＴＷＤ１）、ＷＤ５−８（＝ＴＷＤ５）のパリティデータＰＷＤ１−４を生成する。パリティデータＰＷＤ１−４は、パリティメモリブロックＰＭＢに書き込まれる。分配回路１２ｃは、パリティ演算回路２０の出力との衝突を避けるため非活性（無効）にされる。

第２データ圧縮試験モードの読み出し動作では、データ修復回路１８は、活性（有効）にされ、通常動作モードの読み出し動作と同様に、メモリブロックＭＢ１−２から読み出された読み出しデータＲＤ１−８を、パリティメモリブロックＰＭＢから読み出されたパリティ読み出しデータＰＲＤ１−４を用いて修復し、訂正データＣＲＤ１−８を生成する。その後の動作は、一致検出回路１４ｄが一致検出回路１４ｃの出力を無効にし、一致検出回路１４ｂの出力を有効にする点を除き、第１データ圧縮試験モードの読み出し動作と同じである。すなわち、訂正データＣＲＤ１−４が全て一致するときに、外部データ端子ＤＱ１に訂正データＣＲＤ１−４と同じ値である試験結果データＴＲＤ１が出力される。訂正データＣＲＤ１−４が一致しないとき、外部データ端子ＤＱ１が高インピーダンス状態に設定される。訂正データＣＲＤ５−８が全て一致するときに、外部データ端子ＤＱ５に訂正データＣＲＤ５−８と同じ値である試験結果データＴＲＤ５が出力される。訂正データＣＲＤ５−８が一致しないとき、外部データ端子ＤＱ５が高インピーダンス状態に設定される。

上述した第１データ圧縮試験および第２データ圧縮試験は、次のように使い分けられる。例えば、擬似ＳＲＡＭの特性が出荷後に変動し、不良が発生するおそれがある場合、第１データ圧縮試験が実施される。特性の変動として、例えば、新しい半導体テクノロジにより開発された擬似ＳＲＡＭにおいて、メモリセルのリフレッシュ間隔を示すリフレッシュ時間ｔＲＥＦの減少がある。第１データ圧縮試験では、パリティビットによる誤り訂正機能を使用することなく擬似ＳＲＡＭチップが試験される。換言すれば、誤り訂正機能は、不良の救済に使用されない。このため、擬似ＳＲＡＭの出荷先でビット不良等が発生した場合にも、その不良を誤り訂正機能を用いて救済できる。この結果、擬似ＳＲＡＭの信頼性を向上できる。

一方、擬似ＳＲＡＭの特性が出荷後に変動するおそれがないことが分かっている場合、第２データ圧縮試験が実施される。特性の変動のおそれがないケースとして、長い期間に亘り十分な数の擬似ＳＲＡＭが市場に出荷され、出荷後の不良率が極めて小さい場合がある。第２データ圧縮試験では、パリティビットによる誤り訂正機能を使用して擬似ＳＲＡＭチップが試験される。試験において誤り訂正機能を使用することで、製品の良品率である歩留を向上できる。この際、試験に使用する試験端子ＤＱ１、ＤＱ５は、試験モードに拘わらす同じため、第１および第２データ圧縮試験を、共通の試験用評価基板を使用して実施できる。この結果、試験コストを削減できる。

このように、誤り訂正するためのパリティメモリブロックＰＭＢを有する擬似ＳＲＡＭにおいて、誤り訂正機能を有効または無効に切り替えてデータ圧縮試験を実施することで、擬似ＳＲＡＭの製品状況および出荷状況に応じて最適な試験を実施できる。

以上、本実施形態では、第１データ圧縮モードと第２データ圧縮試験モードとで、試験書き込みデータＴＷＤ５を分配するビット数（データの圧縮率）を変えることで、試験端子の数を増やすことなく、パリティメモリブロックＰＭＢに対するデータ圧縮試験機能を実現できる。試験端子の数が増えないため、試験用の評価基板に搭載される疑似ＳＲＡＭの数は減らない。この結果、単位時間当たりに試験できる疑似ＳＲＡＭの数が減ることを防止できる。換言すれば、試験時間を短縮でき、試験コストを削減できる。

第２データ圧縮試験では、誤り訂正機能が有効にして試験が実施されるため、レギュラーメモリブロックＭＢ１、ＭＢ２にビット不良等が存在する場合にも、誤り訂正機能により不良を救済できる。この結果、疑似ＳＲＡＭの歩留を向上できる。

第１および第２データ圧縮試験において、一度に試験できる疑似ＳＲＡＭの数を等しくできる。このため、第１および第２データ圧縮試験を、共通の試験用評価基板を使用して実施でき、試験コストをさらに削減できる。

分配回路１２ａ、１２ｂ、１２ｃは、メモリブロックＭＢ１、ＭＢ２、ＰＭＢに対応してそれぞれ形成される。このため、試験書き込みデータＴＷＤ１、ＴＷＤ５の出力先を、試験モードに応じて簡易かつ確実に選択できる。特に、分配回路１２ｂが第１および第２データ圧縮試験モード中に活性化されるのに対して、分配回路１２ｃは、第１データ圧縮試験モード中のみに活性化される。試験モードに応じて動作が異なる分配回路１２ｂ、１２ｃを独立に構成することで、これ等回路１２ｂ、１２ｃの制御を容易にできる。すなわち、回路設計およびタイミング設計が容易になる。

一致検出回路１４ａ、１４ｂ、１４ｃは、データのビット幅が同じメモリブロックＭＢ１、ＭＢ２、ＰＭＢに対応してそれぞれ形成される。また、一致検出回路１４ｄは、一致検出回路１４ｂ、１４ｃでの検出結果に基づいて、レギュラーメモリブロックＭＢ２から読み出される読み出しデータＲＤ５−８およびパリティメモリブロックＰＭＢから読み出されるパリティ読み出しデータＰＲＤ１−４の一致／不一致を検出する。一致検出回路１４ｂ、１４ｃ、１４ｄを階層構造にすることで、一致検出回路１４ａ、１４ｂ、１４ｃを同じ構成にできる。したがって、回路設計およびタイミング設計が容易になる。

データ修復回路１８は、第１データ圧縮試験モード中にレギュラーメモリブロックＭＢ１−２から読み出されるデータＲＤ１−８を、そのまま一致検出回路１４ａ、１４ｂに供給する転送機能を有する。このため、第１および第２データ圧縮試験中にレギュラーメモリブロックＭＢ１−２から読み出されるデータＲＤ１−８の伝達経路を同じにできる。この結果、疑似ＳＲＡＭ内に形成される配線の数を削減でき、チップサイズを小さくできる。

Ｉ／Ｏ回路１０ａの論理回路１０ｃは、第１および第２データ圧縮試験モード中に試験結果データＴＲＤ１、ＴＲＤ５を選択し、通常動作モード中に、訂正データＣＲＤ１、ＣＲＤ５を選択する。このため、一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄは、試験モードおよび通常動作モードに拘わらず常に動作させておくことができる。一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄの機能を、論理回路１０ｃにより有効または無効にできるため、これ等回路１４ａ、１４ｂ、１４ｃ、１４ｄを簡易な構成にできる。

分配回路１２ａ、１２ｂ、１２ｃおよび一致検出回路１４ａ、１４ｂ、１４ｃ、１４ｄの機能は、通常動作モード中に無効にされる。パリティ演算回路２０およびデータ修復回路１８の機能は、通常動作モード中に有効にされる。このため、通常動作モード中に、誤り訂正機能を有効にでき、メモリ動作中に発生する不良を救済できる。

図９は、本発明者等が本発明前に検討した擬似ＳＲＡＭを示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明を省略する。この擬似ＳＲＡＭは、誤り訂正機能が有効なデータ圧縮試験機能（第１の実施形態の第２データ圧縮試験に相当する機能）を有していない。このため、疑似ＳＲＡＭは、動作モードとして、通常動作モードと第１データ圧縮試験モードのみを有している。試験制御回路１７は、動作モードを区別するため、試験信号ＴＥＳ１のみを出力する。パリティ演算回路２１は、通常動作モード中のみ動作するために、低レベルの試験信号ＴＥＳ１を受けている期間に動作する。

パリティメモリブロックＰＭＢのデータ圧縮試験を実施するための試験端子として、データ端子ＤＱ８が割り当てられている。すなわち、試験端子ＤＱ１、ＤＱ５、ＤＱ８は、メモリブロックＭＢ１−２、ＰＭＢ毎に割り当てられている。レギュラーメモリブロックＭＢ２とパリティメモリブロックＰＭＢの試験結果信号ＴＲＤ５、ＴＲＤ８の一致／不一致を判定する必要はない。このため、第１の実施形態の一致検出回路１４ｄは、形成されていない。

図１０は、図９に示したパリティ演算回路２１の詳細を示している。パリティ演算回路２１は、高レベルの試験信号ＴＥＳ１を受けている期間のみ、出力を高インピーダンス状態に設定する点で、第１の実施形態のパリティ演算回路２０と相違する。

図１１は、図９に示したデータ修復回路１９の詳細を示している。データ修復回路１９は、動作モードに拘わらず常に動作する点で、第１の実施形態のデータ修復回路１８と相違する。データ修復回路１９は、誤り訂正機能が無効になる第１データ圧縮試験モード中に機能しなくてもよい。この例では、データ修復回路１９の修復機能は、第１データ圧縮試験モード中に、Ｉ／Ｏ回路１０ａにより無効にされる。

図９−図１１で検討した回路は、データ圧縮試験に必要な試験端子の数が多いという問題がある。また、データ圧縮試験では、誤り訂正機能が無効にされる。このため、疑似ＳＲＡＭを、誤り訂正機能を有効にして試験する場合、通常動作モードで読み書き試験を実施するしかない。この結果、試験時間は、大幅に増加する。本発明では、これらの問題点は、全て解決されている。

なお、上述した実施形態では、本発明を疑似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ、ＳＲＡＭ、強誘電体メモリ等の他の半導体メモリに適用しても同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、誤り訂正機能を有する半導体メモリに適用可能である。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示した分配回路の詳細を示す回路図である。 図１に示した一致検出回路の詳細を示す回路図である。 図１に示したパリティ演算回路の詳細を示す回路図である。 図４に示した５入力ＥＯＲ回路の詳細を示す回路図である。 図４に示した４入力ＥＯＲ回路の詳細を示す回路図である。 図１に示したデータ修復回路の詳細を示す回路図である。 図１に示したＩ／Ｏ回路の詳細を示す回路図である。 本発明者等が本発明前に検討した擬似ＳＲＡＭを示すブロック図である。 図９に示したパリティ演算回路の詳細を示す回路図である。 図９に示したデータ修復回路の詳細を示す回路図である。

符号の説明

１０ａ、１０ｂ Ｉ／Ｏ回路
１２ａ、１２ｂ、１２ｃ 分配回路
１４ａ、１４ｂ、１４ｃ、１４ｄ 一致検出回路
１６ 試験制御回路
１８ データ修復回路
２０ パリティ演算回路
ＣＲＤ１−８ 訂正データ
ＤＱ１−８ データ端子
ＭＢ１ 第１レギュラーメモリブロック
ＭＢ２ 第２レギュラーメモリブロック
ＰＭＢ パリティメモリブロック
ＰＲＤ１−４ パリティ読み出しデータ
ＰＷＤ１−４ パリティ書き込みデータ
ＲＤ１−８ 読み出しデータ
ＲＥＤ 冗長回路
ＴＥＳ１−２ 試験信号
ＴＲＤ１、ＴＲＤ５、ＴＲＤ８ 試験結果データ
ＴＳ１、ＴＳ５、ＴＳ５Ａ、ＴＳ８ 試験結果信号
ＴＷＤ１、ＴＷＤ５ 試験書き込みデータ
ＷＤ１−８ 書き込みデータ

Claims (7)

1. 第１データ端子を含む複数の第１データ端子群で受ける複数ビットの書き込みデータが書き込まれる第１レギュラーメモリブロックと、
   第２データ端子を含む複数の第２データ端子群で受ける複数ビットの書き込みデータが書き込まれる第２レギュラーメモリブロックと、
   前記書き込みデータに応じて複数ビットのパリティデータを生成するパリティ演算部と、
   前記パリティデータが書き込まれるパリティメモリブロックと、
   前記第１データ端子に供給される第１試験データを、共通の書き込みデータとして前記第１レギュラーメモリブロックに出力する第１分配部と、
   前記第２データ端子に供給される第２試験データを、共通の書き込みデータとして前記第２レギュラーメモリブロックおよび前記パリティメモリブロックに出力する第２分配部と、
   前記第１および第２レギュラーメモリブロックから読み出される複数ビットのデータを、前記パリティメモリブロックから読み出される複数ビットのパリティデータを用いて誤り訂正し、複数ビットの訂正データとして出力するデータ修復部と、
   前記第１レギュラーメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する第１一致検出部と、
   前記第２レギュラーメモリブロックおよび前記パリティメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する第２一致検出部と、
   誤り訂正機能を無効にする第１データ圧縮試験モード中に、前記第１および第２分配部、前記第１および第２一致検出部の機能を有効にし、前記パリティ演算部、前記データ修復部の機能を無効にし、誤り訂正機能を有効にする第２データ圧縮試験モード中に、前記第１分配部、前記第１一致検出部、前記パリティ演算部、前記データ修復部の機能と、前記第２分配部のうち前記第２レギュラーメモリブロックに前記第２試験データを出力する機能と、前記第２一致検出部のうち前記データ修復部から出力される訂正データの一致／不一致を検出する機能とを有効にし、前記第２分配部のうち前記パリティメモリブロックに前記第２試験データを出力する機能と、前記第２一致検出部のうち前記パリティメモリブロックから読み出されるパリティデータの一致／不一致を検出する機能とを無効にする試験制御部とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第２分配部は、
   前記第２試験データを前記第２レギュラーメモリブロックに出力する第１分配回路と、
   前記第２試験データを前記パリティメモリブロックに出力する第２分配回路とを備え、
   前記試験制御部は、前記第２データ圧縮試験モード中に、前記第１分配回路を有効にし、前記第２分配回路を無効にすることを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   前記第２一致検出部は、
   前記第２レギュラーメモリブロックから読み出される複数ビットのデータの一致／不一致を検出する第１一致検出回路と、
   前記パリティメモリブロックから読み出される複数ビットのパリティデータの一致／不一致を検出する第２一致検出回路と、
   前記第１および第２一致検出回路での検出結果に基づいて、前記第２レギュラーメモリブロックから読み出されるデータおよび前記パリティメモリブロックから読み出されるパリティデータの一致／不一致を検出する第３一致検出回路とを備え、
   前記試験制御部は、前記第２データ圧縮試験モード中に、前記第１および第３一致検出回路を有効にし、前記第２一致検出回路を無効にし、
   前記第３一致検出回路は、前記第１データ圧縮試験モード中に、前記第１および第２一致検出回路の出力に基づいて一致／不一致を検出し、前記第２データ圧縮試験モード中に、前記第１一致検出回路の出力のみに基づいて一致／不一致を検出することを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   前記第１および第２レギュラーメモリブロックと前記パリティメモリブロックに読み書きされるデータのビット幅は、同じであることを特徴とする半導体メモリ。
5. 請求項１記載の半導体メモリにおいて、
   前記データ修復部は、前記第１データ圧縮試験モード中に、前記第１および第２レギュラーメモリブロックから読み出されるデータを修復することなく前記第１および第２一致検出部に転送する転送回路を備えていることを特徴とする半導体メモリ。
6. 請求項１記載の半導体メモリにおいて、
   前記第１および第２データ端子にデータをそれぞれ出力するデータ出力部を備え、
   前記データ出力部は、前記第１および第２データ圧縮試験モード中に、第１および第２一致検出部から出力される検出結果を選択し、前記第１および第２データ端子群を用いて前記第１および第２レギュラーメモリブロックに対してデータを読み書きする通常動作モード中に、前記データ修復部から出力される訂正データを選択する選択回路を備えていることを特徴とする半導体メモリ。
7. 請求項１記載の半導体メモリにおいて、
   前記試験制御部は、前記第１および第２データ端子群を用いて前記第１および第２レギュラーメモリブロックに対してデータを読み書きする通常動作モード中に、前記第１および第２分配部、前記第１および第２検出部の機能を無効にし、前記パリティ演算部および前記データ修復部の機能を有効にすることを特徴とする半導体メモリ。

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