JP2014053058A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＥＣＣ計算の性能を劣化させることなく、データ圧縮回路を搭載することによる面積増加を抑制することができる半導体記憶装置を提供する。
【解決手段】偶数個のデータを入力とする第１のＥＸ−ＯＲ回路と、第１のＥＸ−ＯＲ回路の出力段に配置された第２のＥＸ−ＯＲ回路と、奇数個のデータと調整ビットデータを入力とする第３、第４、第５のＥＸ−ＯＲ回路と、第３のＥＸ−ＯＲ回路の出力段に配置された第１のＮＡＮＤ回路と、第２のＥＸ−ＯＲ回路および第１のＮＡＮＤ回路の出力段に配置された第１のＮＯＲと、第４のＥＸ−ＯＲ回路の出力段に配置された第２のＮＡＮＤと、第５のＥＸ−ＯＲ回路の出力段に配置された第３のＮＡＮＤと、第２、第３のＮＡＮＤの出力段に配置された第２のＮＯＲと、第１、第２のＮＯＲの出力段に配置された第４のＮＡＮＤとを備える。
【選択図】図２

Description

本発明の実施形態は、データ圧縮回路を有する半導体記憶装置に関する。
一般に、データ圧縮回路（ＤＱ圧縮回路）を搭載した場合、ＤＱ圧縮回路のための信号線数が多くなる問題が生じる。また、データの信号配線を形成するための回路面積が増加する問題も合わせて生じる。
従来では、ＥＣＣ(error checking and correction)回路とは別にＤＱ圧縮回路を配置し、ＤＱ圧縮回路の出力はＥＣＣ回路とは独立に出力先に接続される。そのため、配線数および回路面積が共に増加するという問題が生じる。
特開２０００−１４９５９８号公報
ＥＣＣ計算の性能を劣化させることなく、データ圧縮回路を搭載することによる面積増加を抑制することができる半導体記憶装置を提供する。
一実施態様の半導体記憶装置は、偶数個のデータを入力とする第１の排他的論理和回路と、前記第１の排他的論理和回路の出力段に配置された第２の排他的論理和回路と、奇数個のデータと調整ビットデータを入力とする第３、第４、第５の排他的論理和回路と、前記第３の排他的論理和回路の出力段に配置された第１の否定論理積回路と、前記第２の排他的論理和回路および前記第１の否定論理積回路の出力段に配置された第１の否定論理和回路と、前記第４の排他的論理和回路の出力段に配置された第２の否定論理積回路と、前記第５の排他的論理和回路の出力段に配置された第３の否定論理積回路と、前記第２、第３の否定論理積回路の出力段に配置された第２の否定論理和回路と、前記第１、第２の否定論理和回路の出力段に配置された第４の否定論理積回路とを具備することを特徴とする。
実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態の半導体記憶装置におけるデータ圧縮回路とシンドローム生成回路の回路図である。 実施形態におけるデータ圧縮回路の回路図である。 実施形態におけるデータ圧縮回路の回路図である。 図４に示したデータ圧縮回路における圧縮処理を示す図である。
以下、図面を参照して実施形態の半導体記憶装置について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
図示するように、半導体記憶装置は、メモリセルアレイ１１、センスアンプ回路１２、シンドローム生成回路１３、データ圧縮回路１４、マルチプレクサ（ＭＵＸ）１５、及び読み出しデータ訂正回路１６を備える。
メモリセルアレイ１１は、データ領域１１ａとパリティ領域１１ｂを含む。データ領域１１ａには、データを記憶する複数のメモリセルが配置されている。パリティ領域１１ｂには、パリティビットを記憶する複数のメモリセルが配置されている。センスアンプ回路１２は、メモリセルアレイ１１に記憶されたデータを読み出す。
シンドローム生成回路１３は、メモリセルアレイ１１からセンスアンプ回路１２によって読み出されたデータＲＤｔに基づいてシンドローム信号ＳＹＤを生成する。データ圧縮回路１４は、メモリセルアレイ１１から読み出したデータＲＤｔを圧縮し、圧縮したデータをマルチプレクサ１５に出力する。
マルチプレクサ１５には、データ圧縮回路１４により圧縮されたデータと、メモリセルアレイ１１から読み出されたデータＲＤｔとが入力される。マルチプレクサ１５は、これらのデータからいずれかのデータを選択して、読み出しデータ訂正回路１６に出力する。
読み出しデータ訂正回路１６は、シンドローム信号ＳＹＤをデコードすることにより、メモリセルアレイ１１から読み出したデータＲＤｔのエラーを訂正する。そして、読み出しデータ訂正回路１６は、前記エラー訂正を行ったデータあるいはマルチプレクサ１５から出力されたデータを出力する。
ＵＸを介して出力される。
図２は、実施形態の半導体記憶装置におけるデータ圧縮回路とシンドローム生成回路の構成を示す回路図である。
シンドローム生成回路１３は、シンドローム生成回路を構成する回路１３ａ，１３ｂを有する。データ圧縮回路１４は、データ圧縮のための追加回路１４ａと回路１３ａとを有する。ここで、回路１３ａはシンドローム生成回路１３とデータ圧縮回路１４とで共有されている。
データ圧縮回路１４が含む回路１３ａは、図２に示すように、複数段に配置された排他的論理和回路（ＥＸ−ＯＲ回路）を有する。ＥＸ−ＯＲ回路Ｅ１−１，Ｅ１−２，Ｅ１−３，Ｅ１−４の入力端には、例えばデータＲＤｔ＜０＞，ＲＤｔ＜１＞，…，ＲＤｔ＜７＞がそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−１，Ｅ１−２の出力は、ＥＸ−ＯＲ回路Ｅ２−１の入力端に入力される。ＥＸ−ＯＲ回路Ｅ１−３，Ｅ１−４の出力は、ＥＸ−ＯＲ回路Ｅ２−２の入力端に入力される。さらに、ＥＸ−ＯＲ回路Ｅ２−１，Ｅ２−２の出力は、ＥＸ−ＯＲ回路Ｅ３−１の入力端に入力される。
ＥＸ−ＯＲ回路Ｅ１−５，Ｅ１−６の入力端には、例えばデータＲＤｔ＜０＞，ＲＤｔ＜３＞，ＲＤｔ＜４＞、調整ビットデータがそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−５，Ｅ１−６の出力は、ＥＸ−ＯＲ回路Ｅ２−３の入力端に入力される。
同様に、ＥＸ−ＯＲ回路Ｅ１−７，Ｅ１−８の入力端には、例えばデータＲＤｔ＜１＞，ＲＤｔ＜４＞，ＲＤｔ＜５＞、調整ビットデータがそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−７，Ｅ１−８の出力は、ＥＸ−ＯＲ回路Ｅ２−４の入力端に入力される。
ＥＸ−ＯＲ回路Ｅ１−９，Ｅ１−１０の入力端には、例えばデータＲＤｔ＜２＞，ＲＤｔ＜５＞，ＲＤｔ＜６＞、調整ビットデータがそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−９，Ｅ１−１０の出力は、ＥＸ−ＯＲ回路Ｅ２−５の入力端に入力される。
ＥＸ−ＯＲ回路Ｅ１−１１，Ｅ１−１２の入力端には、例えばデータＲＤｔ＜３＞，ＲＤｔ＜６＞，ＲＤｔ＜７＞、調整ビットデータがそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−１１，Ｅ１−１２の出力は、ＥＸ−ＯＲ回路Ｅ２−６の入力端に入力される。
データ圧縮回路１４が含む追加回路１４ａは、図２に示すように、複数の否定回路（ＮＯＴ回路）、否定論理積回路（ＮＡＮＤ回路）、及び否定論理和回路（ＮＯＲ回路）を有する。
ＥＸ−ＯＲ回路Ｅ１−５の出力は、ＮＯＴ回路ＮＴ１−１の入力端に入力される。ＥＸ−ＯＲ回路Ｅ１−６の出力は、ＮＯＴ回路ＮＴ１−２の入力端に入力される。ＥＸ−ＯＲ回路Ｅ１−７の出力は、ＮＯＴ回路ＮＴ１−３の入力端に入力される。さらに、ＥＸ−ＯＲ回路Ｅ１−８の出力は、ＮＯＴ回路ＮＴ１−４の入力端に入力される。
ＮＯＴ回路ＮＴ１−１，ＮＴ１−２の出力は、ＮＡＮＤ回路ＮＤ１−１の入力端にそれぞれ入力される。ＮＯＴ回路ＮＴ１−３，ＮＴ１−４の出力は、ＮＡＮＤ回路ＮＤ１−２の入力端にそれぞれ入力される。さらに、ＥＸ−ＯＲ回路Ｅ３−１、ＮＡＮＤ回路ＮＤ１−１，ＮＤ１−２の出力は、ＮＯＲ回路ＮＲ１−１の入力端にそれぞれ入力される。
ＮＯＴ回路ＮＴ１−５，ＮＴ１−６の出力は、ＮＡＮＤ回路ＮＤ１−３の入力端にそれぞれ入力される。ＮＯＴ回路ＮＴ１−７，ＮＴ１−８の出力は、ＮＡＮＤ回路ＮＤ１−４の入力端にそれぞれ入力される。さらに、ＮＡＮＤ回路ＮＤ１−３，ＮＤ１−４の出力は、ＮＯＲ回路ＮＲ１−２の入力端にそれぞれ入力される。
ＮＯＲ回路ＮＲ１−１，ＮＲ１−２の出力は、ＮＡＮＤ回路ＮＤ２−１の入力端にそれぞれ入力される。ＮＡＮＤ回路ＮＤ２−１の出力とデータＲＤｔ＜０＞は、マルチプレクサ１５の入力端にそれぞれ入力される。マルチプレクサ１＞からいずれかのデータを選択し、読み出しデータ訂正回路１６に出力する。５は、制御信号ＣＯＬ１に従ってＮＡＮＤ回路ＮＤ２−１の出力とデータＲＤｔ＜０
また、ＥＸ−ＯＲ回路Ｅ３−１，Ｅ２−３，Ｅ２−４，Ｅ２−５，Ｅ２−６の各々の出力は、シンドローム生成回路を構成する回路１３ｂに入力される。シンドローム生成回路１３ｂは、シンドローム信号ＳＹＤを生成し、読み出しデータ訂正回路１６に出力する。
読み出しデータ訂正回路１６には、シンドローム信号ＳＹＤとマルチプレクサ１５の出力がそれぞれ入力される。読み出しデータ訂正回路１６は、前述したように、シンドローム信号ＳＹＤをデコードし、メモリセルアレイ１１から読み出したデータＲＤｔのエラーを訂正する。そして、読み出しデータ訂正回路１６は、前記エラー訂正を行ったデータあるいはマルチプレクサ１５から出力されたデータを出力データＰＲＤｔとして出力する。
図２に示すような回路構成では、データ圧縮回路及びシンドローム生成回路の一部分を構成する回路１３ａと、回路１３ｂと、読み出しデータ訂正回路１６とによりＥＣＣ回路が形成されている。回路１３ａは、ＥＣＣ回路の一部分を形成している
ＥＣＣ計算が行われる場合、シンドローム生成回路１３ａ，１３ｂによるシンドローム信号ＳＹＤの生成のパスがクリティカルパスになり、データ圧縮回路（データ圧縮のための追加回路１４ａと回路１３ａ）はクリティカルパスにはならない。このため、本実施形態は、ＥＣＣ計算の性能を劣化させることなく、データ圧縮回路を搭載することができる。また、データ圧縮回路の一部に、ＥＣＣ回路の一部、すなわちシンドローム生成回路を構成する一部の回路１３ａを流用することにより、データの信号配線を形成するのに必要な面積増加を削減することができる。
次に、図３を用いて実施形態におけるデータスクランブルの概要を説明する。
図３は、実施形態のデータ圧縮回路の一例を示す。
ここでは、ＥＸ−ＯＲ回路Ｅ１−１，Ｅ１−２，Ｅ１−３，Ｅ１−４の第１，第２入力端には、例えばデータＲＤｔ＜０＞，ＲＤｔ＜１＞，…，ＲＤｔ＜７＞がそれぞれ入力される。
ＥＸ−ＯＲ回路Ｅ１−５の第１，第２入力端、ＥＸ−ＯＲ回路Ｅ１−６の第１入力端には、例えばデータＲＤｔ＜０＞，ＲＤｔ＜３＞，ＲＤｔ＜４＞がそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−６の第２入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）が入力される。
ＥＸ−ＯＲ回路Ｅ１−７の第１，第２入力端、ＥＸ−ＯＲ回路Ｅ１−８の第１入力端には、例えばデータＲＤｔ＜１＞，ＲＤｔ＜４＞，ＲＤｔ＜５＞がそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−８の第２入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）が入力される。
ＥＸ−ＯＲ回路Ｅ１−９の第１，第２入力端、ＥＸ−ＯＲ回路Ｅ１−１０の第１入力端には、例えばデータＲＤｔ＜２＞，ＲＤｔ＜５＞，ＲＤｔ＜６＞がそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−１０の第２入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）が入力される。
ＥＸ−ＯＲ回路Ｅ１−１１の第１，第２入力端、ＥＸ−ＯＲ回路Ｅ１−１２の第１入力端には、例えばデータＲＤｔ＜３＞，ＲＤｔ＜６＞，ＲＤｔ＜７＞がそれぞれ入力される。ＥＸ−ＯＲ回路Ｅ１−１２の第２入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）が入力される。その他の構成は、図２に示した回路と同様である。
図３において、ＥＸ−ＯＲ回路Ｅ３−１の出力端をノードＡとし、ＮＡＮＤ回路ＮＤ１−１の出力端をノードＢ、ＮＡＮＤ回路ＮＤ１−２の出力端をノードＣ、ＮＡＮＤ回路ＮＤ１−３の出力端をノードＤ、およびＮＡＮＤ回路ＮＤ１−４の出力端をノードＥとする。
ここで、図３中のノードＡ，Ｂ，Ｃ，Ｄ，Ｅが全て“０”となるデータパタンを読み出す場合、以下のようになる。圧縮前のデータの中に誤データが含まれるとき、出力ノードＥＲＲは“１”を出力し、圧縮前のデータの中に誤データが含まれないとき、出力ノードＥＲＲは“０”を出力する。このように、出力ノードＥＲＲの値によって圧縮データ内のエラーを検知することができる。
読み出し可能なデータパタンは圧縮データの各ビットの“０”と“１”の個数が同じデータパタンであれば、すなわち、００，ＦＦ，ＡＡ，５５，０Ｆ，Ｆ０等のデータパタンであれば、データ圧縮後、データ中に存在する誤データを検出することができる。但し、このとき、ノードＢ，Ｃ，Ｄ，Ｅが“０”になるように、データが入力されていないＥＸ−ＯＲ回路の入力端に調整ビットデータ“１”または“０”を入力する必要がある。すなわち、ＥＸ−ＯＲ回路Ｅ１−６，Ｅ１−８，Ｅ１−１０，Ｅ１−１２のそれぞれの第２入力端に、“１”または“０”が入力される。
本実施形態では、図３におけるＥＸ−ＯＲ回路の入力ピン（入力端）に入力するデータパタンを変えることにより、様々なデータパタンでデータ圧縮試験が行える。また、図３内のノードＡは不一致のビット数が奇数の場合の検知に用いられ、ノードＢ，Ｃ，Ｄ，Ｅは不一致のビット数が偶数の場合のエラー検知に用いられる。
次に、図４及び図５を用いて実施形態における圧縮の処理例について説明する。
図４は、実施形態のデータ圧縮回路の他の例を示す。
ここでは、ＥＸ−ＯＲ回路Ｅ１−５の第１入力端に、マルチプレクサＭ１１の出力ノードＴＭ＿ＮＯＤＥが接続される。マルチプレクサＭ１１の入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）と、データＲＤｔ＜３＞が入力される。このデータＲＤｔ＜３＞は、例えばＥＸ−ＯＲ回路Ｅ１−５の近くに配置されたＥＸ−ＯＲ回路Ｅ１−６の入力端に入力されるデータである。
ＥＸ−ＯＲ回路Ｅ１−７の第１入力端には、マルチプレクサＭ１２の出力ノードＴＭ＿ＮＯＤＥが接続される。マルチプレクサＭ１２の入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）と、データＲＤｔ＜４＞が入力される。このデータＲＤｔ＜４＞は、例えばＥＸ−ＯＲ回路Ｅ１−７の近くに配置されたＥＸ−ＯＲ回路Ｅ１−８の入力端に入力されるデータである。
ＥＸ−ＯＲ回路Ｅ１−９の第１入力端にマルチプレクサＭ１３の出力ノードＴＭ＿ＮＯＤＥが接続される。マルチプレクサＭ１３の入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）と、データＲＤｔ＜５＞が入力される。このデータＲＤｔ＜５＞は、例えばＥＸ−ＯＲ回路Ｅ１−９の近くに配置されたＥＸ−ＯＲ回路Ｅ１−１０の入力端に入力されるデータである。
さらに、ＥＸ−ＯＲ回路Ｅ１−１１の第１入力端にマルチプレクサＭ１４の出力ノードＴＭ＿ＮＯＤＥが接続される。マルチプレクサＭ１４の入力端には、調整ビットデータとして、電源電圧ＶDD（“１”）または基準電圧ＶSS（“０”）と、データＲＤｔ＜６＞が入力される。このデータＲＤｔ＜６＞は、例えばＥＸ−ＯＲ回路Ｅ１−１１の近くに配置されたＥＸ−ＯＲ回路Ｅ１−１２の入力端に入力されるデータである。
ＮＡＮＤ回路ＮＤ２−１の出力ノードＲＤＥＲＲからは圧縮結果（エラー値）が出力される。その他の構成は、図２に示した回路と同様である。
ｓ 図５は、図４に示したデータ圧縮回路における圧縮処理を示す図である。
すべてのＤＱに対して“０”データを入力するモード、“１”を入力するモード、及び“０”と“１”が混在するモードをそれぞれ述べる。ここで、ＤＱは、例えばデータＲＤｔ＜０＞〜ＲＤｔ＜７＞、あるいはデータＲＤｔ＜８＞〜ＲＤｔ＜１５＞などの８ビットのデータを指す。図４には、データＲＤｔ＜０＞〜ＲＤｔ＜７＞を圧縮する回路を示したが、データＲＤｔ＜８＞以降の８ビットデータ、例えばデータＲＤｔ＜８＞〜ＲＤｔ＜１５＞などの８ビットのデータも同様な回路で同様に処理が可能である。
（１）“０”データを入力するモードでの圧縮
“０”データを入力するモードでは、マルチプレクサＭ１１〜Ｍ１４は出力ノードＴＭ＿ＮＯＤＥに“０”を出力して、ＥＸ−ＯＲ回路Ｅ１−５，Ｅ１−７，Ｅ１−９，Ｅ１−１１の第１入力端に“０”をそれぞれ入力する。
ここで、データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“０”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞が全て“０”のとき、出力ノードＲＤＥＲＲは“０”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラー（誤データ）が無いことが検知できる（pass）。なお、ｉはｊ以外の０，１，…，７の任意の数、ｊはｉ以外の０，１，…，７の任意の数とする。
データＲＤｔ＜ｉ＞またはデータＲＤｔ＜ｊ＞のいずれかが“０”で他方が“１”のとき、出力ノードＲＤＥＲＲは“１”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが存在することが検知できる（fail）。
データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“１”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞のうちの偶数個が“１”のとき、出力ノードＲＤＥＲＲは“１”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが存在することが検知できる（fail）。
（２）“１”データを入力するモードでの圧縮
“１”データを入力するモードでは、マルチプレクサＭ１１〜Ｍ１４は出力ノードＴＭ＿ＮＯＤＥに“１”を出力して、ＥＸ−ＯＲ回路Ｅ１−５，Ｅ１−７，Ｅ１−９，Ｅ１−１１の第１入力端に“１”をそれぞれ入力する。
ここで、データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“０”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞のうちの偶数個が“０”のとき、出力ノードＲＤＥＲＲは“１”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが存在することが検知できる（fail）。
データＲＤｔ＜ｉ＞またはデータＲＤｔ＜ｊ＞のいずれかが“０”で他方が“１”のとき、出力ノードＲＤＥＲＲは“１”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが存在することが検知できる（fail）。
データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“１”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞が全て“１”のとき、出力ノードＲＤＥＲＲは“０”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが無いことが検知できる（pass）。
（３）“０”と“１”が混在するモードでの圧縮
“０”と“１”が混在するモードでは、マルチプレクサＭ１１〜Ｍ１４は出力ノードＴＭ＿ＮＯＤＥにデータＲＤｔ＜３＞、データＲＤｔ＜４＞、データＲＤｔ＜５＞、データＲＤｔ＜６＞をそれぞれ出力する。これにより、ＥＸ−ＯＲ回路Ｅ１−５，Ｅ１−７，Ｅ１−９，Ｅ１−１１の第１入力端に、データＲＤｔ＜３＞、データＲＤｔ＜４＞、データＲＤｔ＜５＞、データＲＤｔ＜６＞がそれぞれ入力される。
ここで、データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“０”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞が全て“０”のとき、出力ノードＲＤＥＲＲは“０”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが無いことが検知できる（pass）。
データＲＤｔ＜ｉ＞またはデータＲＤｔ＜ｊ＞のいずれかが“０”で他方が“１”のとき、出力ノードＲＤＥＲＲは“１”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが存在することが検知できる（fail）。
データＲＤｔ＜ｉ＞及びデータＲＤｔ＜ｊ＞が“１”のとき、すなわち、データＲＤｔ＜０＞〜ＲＤｔ＜７＞が全て“１”のとき、出力ノードＲＤＥＲＲは“０”となる。これにより、データＲＤｔ＜０＞〜ＲＤｔ＜７＞にエラーが無いことが検知できる（pass）。
前述したように実施形態では、出力ノードＴＭ＿ＮＯＤＥにより“０”あるいは“１”、データＲＤｔのいずれかをＥＸ−ＯＲ回路の入力ピン（調整ビットピン）に入力している。すべてのＤＱが“０”の場合は調整ビットピンに“０”を、すべてのＤＱが“１”の場合は調整ビットピンに“１”を、“０”と“１”が混在するモードではＥＸ−ＯＲ回路の入力ピンの近くに配置されるデータピンのデータを調整ビットピンに入力させる。これにより、ＤＱに“０”と“１”が混在する場合でも、データＲＤｔに誤データが含まれるとき、データ圧縮回路の出力ピンにエラー値を出力することが可能である。
以上説明したように実施形態によれば、ＥＣＣ計算の性能を劣化させることなく、ＥＣＣ回路の一部を用いてＤＱ圧縮回路を形成できる。これによって、ＤＱ圧縮回路を搭載することによる面積増加を抑制することができる。また、実施形態では、多くのデータパタンで圧縮試験を行うことが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ、１１ａ…データ領域、１１ｂ…パリティ領域、１２…センスアンプ回路、１３（１３ａ，１３ｂ）…シンドローム生成回路、１４（１３ａ，１４ａ）…データ圧縮回路、１５…マルチプレクサ（ＭＵＸ）、１６…読み出しデータ訂正回路。

Claims (6)

  1. 偶数個のデータを入力とする第１の排他的論理和回路と、
    前記第１の排他的論理和回路の出力段に配置された第２の排他的論理和回路と、
    奇数個のデータと調整ビットデータを入力とする第３、第４、第５の排他的論理和回路と、
    前記第３の排他的論理和回路の出力段に配置された第１の否定論理積回路と、
    前記第２の排他的論理和回路および前記第１の否定論理積回路の出力段に配置された第１の否定論理和回路と、
    前記第４の排他的論理和回路の出力段に配置された第２の否定論理積回路と、
    前記第５の排他的論理和回路の出力段に配置された第３の否定論理積回路と、
    前記第２、第３の否定論理積回路の出力段に配置された第２の否定論理和回路と、
    前記第１、第２の否定論理和回路の出力段に配置された第４の否定論理積回路と、
    を具備することを特徴とする半導体記憶装置。
  2. 前記第３、第４、第５の排他的論理和回路に入力端にそれぞれ接続され、前記調整ビットデータを出力する第１のマルチプレクサをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記調整ビットデータは、“０”、“１”、前記奇数個のデータのうちのいずれかであることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記前記第３の排他的論理和回路と前記第１の否定論理積回路との間、前記前記第４の排他的論理和回路と前記第２の否定論理積回路との間、及び前記前記第５の排他的論理和回路と前記第３の否定論理積回路との間にそれぞれ配置された否定回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第４の否定論理積回路の出力と前記偶数個のデータとが入力される第２のマルチプレクサをさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 前記第１、第２、第３、第４、第５の排他的論理和回路は、前記偶数個のデータのエラーを訂正するＥＣＣ回路の一部分を形成していること特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
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