JP3842238B2 - メモリ・システム及びこれのテスト方法 - Google Patents
メモリ・システム及びこれのテスト方法 Download PDFInfo
- Publication number
- JP3842238B2 JP3842238B2 JP2003119465A JP2003119465A JP3842238B2 JP 3842238 B2 JP3842238 B2 JP 3842238B2 JP 2003119465 A JP2003119465 A JP 2003119465A JP 2003119465 A JP2003119465 A JP 2003119465A JP 3842238 B2 JP3842238 B2 JP 3842238B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- test
- address
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般に、メモリ・アレイのテストの分野に関し、より詳細にはＥＣＣ回路を有するメモリ・アレイのテストに関する。
【０００２】
【従来の技術】
一般に集積回路の製造では、目標とする製品応用分野にとって必要な品質および信頼性の目標を回路が確実に満たすように、製造された後で回路をテストすることが重要である。メモリ技術では（それらが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であれ、スタティックＲＡＭまたは埋込みＲＡＭであれ）、不良記憶セルを識別し置換するために、これらのテストを行って、メモリ・チップが製品応用分野に依然合うようにすることが特に重要である。
【０００３】
そのようなメモリは、明確なテスト・パターン・セットを有する通常の構造である。「通常」とは、メモリ・アレイが通常、繰り返しのトポロジならびにトランジスタおよび他の構造のシーケンスを有し、その結果、故障機構が比較的一律の方法でデバイスに影響する傾向があり、よく確立された障害モデルに正確に従う傾向があることを意味する。典型的メモリ・テスト・アルゴリズムの一実施例は、マーチ（Ｍａｒｃｈ）Ｃテスト・パターンであり、これを表１に示す。これら通常のパターンでメモリをスイープすることによって、多数の欠陥に対してメモリがテストされる。
【０００４】
表１
すべてのセルに０を書き込む
アドレス全体にわたって増分しながら、０を読み取り１を書き込む。
アドレス全体にわたって増分しながら、１を読み取り０を書き込む。
アドレス全体にわたって減分しながら、０を読み取り１を書き込む。
アドレス全体にわたって減分しながら、１を読み取り０を書き込む。
すべてのセルから０を読み取る
【０００５】
そのような「マーチ」パターン・テストの変形形態は、米国特許第５９０７５６１号および米国特許第６０７０２５６号内に示されている。通常、マーチＣパターンは、テストを完全にカバーすることを保証するために、ブランケット１およびブランケット０などの他のタイプのテスト・パターンと組み合わされる。再び、これらのパターンおよびデータ・タイプの背後の仮定は、メモリ構造が通常であり、具体的な方法または障害モデルにしたがって故障することである。
【０００６】
ビルトイン自己テスト（ＢＩＳＴ）マクロがメモリ・チップに対して用いられるとき、図１（従来技術）に示すように、単純圧縮回路がメモリの出力に接続される。データ出力が、偶数および奇数データ・グループに単純に分割されるので、それらのデータ出力数は、論理的には得られない。ＢＩＳＴは、テスト中のメモリからデータ出力０、１、２．．．ｎもまた受け取る圧縮回路２０に、出力「偶数期待データ」および「奇数期待データ」を出力線１０、１２上にそれぞれ提供する。圧縮回路は、データ出力とＢＩＳＴ出力を排他的ＯＲゲート１４ａ、１４ｂ、１４ｃ．．．ｌ４ｎ内で組み合わせる。各ゲートは、そのデータとＢＩＳＴエンジンからの期待されるデータとを比較する。ゲート１４ａ、１４ｂ、１４ｃ．．．ｌ４ｎからの出力は、ＯＲゲート１６内で組合わされて単一出力「合格／失格」を提供し、その単一出力は、メモリ信号がローであるべきであったことをＢＩＳＴ出力が示したときにそれらのメモリ信号のいずれかがハイである場合に立ち上がる。米国特許第６２０５５６４号は、ＢＩＳＴを有するマーチ・パターン・テストの使用を議論する。本発明の譲受人に譲渡された米国特許第５５３５１６４号にＢＩＳＴの特定の実施形態が議論されている。
【０００７】
二重誤り検出、単一誤り訂正（ＤＥＤ／ＳＥＣ）でよく知られているハミング・コードなどの誤り訂正コード（ＥＣＣ）が、外部α粒子放射などの孤立事象から発生する単一ビット故障（ソフト・エラー）を訂正するために、よりハイエンドのメモリ・システム内で使用される。ＥＣＣをチップ・レベルで実行するメモリ・システムが提案されている。例えば、本発明の譲受人に譲渡された米国特許第４３３５４５９号および米国特許第５１３４６１６号を参照されたい。
【０００８】
過去においてＥＣＣは、ハード・エラーに対して、ソフト・エラー（すなわち、特定の機会に特定のビットの故障を引き起こす誤り）を訂正するために主として使用された。過去において、ＥＣＣがソフトおよびハード・エラー検出／回復の両方のために使用されたとき、（例えば生産量向上目的で）いくつかの風変わりなテスト方法が提案された。本発明の譲受人に譲渡された米国特許第４８９１８１１号を参照されたい。この方法は、様々なデータ・パターンを様々なアドレスに順次書き込み、次いでＥＣＣをディセーブルにしてデータを分析する。
【０００９】
したがって、ＥＣＣ障害検出を使用するときにメモリをテストする単純化された方法の必要が明らかになった。
【００１０】
【発明が解決しようとする課題】
したがって、本発明の一目的は、ＥＣＣ障害検出を使用するときにメモリをテストすることである。
【００１１】
【課題を解決するための手段】
本発明の前述および他の目的は、第１の態様において、所与のアドレスの所与のメモリ・ワード内の誤りを訂正する所与の誤り回復手法を使用するメモリ・システムによって実現され、所与のメモリ・ワード内で訂正することができる誤りの最大数を有する前記所与の誤り回復手法は、それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイと、前記所与のメモリ・ワードがテスト中である間に所与のメモリ・ワード内の誤りを示す出力を提供する、前記メモリ・セル・アレイに結合された第１ゲート・セットと、およびテスト中の前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な前記最大誤り数を超過するかどうか判断する、前記第１ゲート・セットのそれぞれの出力に結合される回路とを備え、前記第１ゲート・セットおよび前記回路が動作中である間、前記所与の誤り回復手法はディセーブルにされる。
【００１２】
本発明の他の態様は、ビット誤りのためにメモリ・アレイをテストする方法であり、このメモリ・アレイは、所与のアドレスの所与のメモリ・ワード内の誤りを訂正する所与の誤り回復手法を使用し、前記所与の誤り回復手法は、所与のメモリ・ワード内で訂正することができる最大誤り数を有し、複数のテスト・パターンを前記アレイに書き込むステップ、所与のメモリ・ワードのための前記書き込まれたテスト・データと期待されるデータを比較するステップ、前記テスト・データが前記期待されるデータと矛盾があるときに前記所与のメモリ・ワード内の誤りを示す出力を提供するステップ、前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な前記最大誤り数を超過するかどうか判断するステップを含み、前記テスト方法中は、前記所与の誤り回復手法がディセーブルにされる。
【００１３】
さらに他の態様では、本発明は、所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するためにＥＣＣを使用するＢＩＳＴシステムであり、前記ＥＣＣは、所与のメモリ・ワード内で訂正することができる最大ビット誤り数を有し、それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイに結合された第１ゲート・セットであって前記所与のメモリ・ワードがテスト中である間に所与のメモリ・ワード内の誤りを示すビット出力を提供する第１ゲート・セット；およびテスト中の前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な最大誤り数を超過するかどうか判断するための、前記第１ゲート・セットのそれぞれの出力に結合された回路；を備え、前記ＥＣＣは、前記第１ゲート・セットおよび前記回路が動作中にディセーブルにされる。
【００１４】
本発明の前述および他の機能は、以下に提供する本発明の詳細な説明をレビューするとより明らかになろう。次の説明において、添付の図面のいくつかの図を参照する。
【００１５】
【発明の実施の形態】
ＥＣＣが、基本的メモリ・テスト／訂正方法として使用されるとき、表１に記述したテスト・パターンなどの通常のテスト・パターンが、以前に通常のテスト・パターンおよびＢＩＳＴで識別された欠陥をもはや見つけないという意味において、そのメモリは、非通常になる。非通常メモリから作り出される問題の一例を、図２に示し、ここでメモリ・アレイは、それぞれの箱によって示される個々のセルを有する。メモリ・セルの各ビット線ＢＬ０〜ＢＬ７は、列として示され、メモリ・セルの各ワード線Ｒｏｗ０〜Ｒｏｗ９は行として示される。この例においてメモリは、「１」にスタックアットされたビット線ＢＬ２、および行３内で「０」故障にスタックアットされた単一セルを有する。この単純化された例では、各行内に８ビットあり、その結果、所与の行アドレスが選択されると８ビットすべてが読み取られる（通常、行および列アドレス指定の両方があり、７２などのさらに多数のデータ入出力が、各サイクル上で読み取られる）。
【００１６】
すべて０のデータ・パターンがメモリに印加される場合、ＥＣＣであれば、欠陥のあるビット線ＢＬ２上の故障しているセルのみを検出し訂正することに留意されたい。すべて１のデータ・パターンがメモリに印加される場合、ＥＣＣからは、その故障している単一セルのみが正しくないと見られ、したがって訂正される。したがってＥＣＣ障害検出は、同じ行に沿って複数の誤りが存在することを隠すので、真の障害数の検出を妨げる。ＤＥＤ／ＳＥＣ ＥＣＣがすべてのデータ上で実行されるとき、行３上の２つの障害を訂正することができない。チェッカーボードおよび逆チェッカーボードのデータ・パターンに対して、同様の結果が見られる。したがって、今日までのＥＣＣに基づくテスト方法は、所与のアドレスの特定の複数ビット誤り（ＭＢＥ）が、テストを、したがってその後の訂正を免れることを可能にする。本発明において、単一セル故障は、１ビット毎に捕捉され、テストされたアドレスが変化しない限り保持される。これらの故障は、ＥＣＣをディセーブルにして調査され、したがってテストに対してすべての故障が見える。所与のアドレスにおいて単一ビットより多数が故障する場合、ＥＣＣはこれらの故障を修理することはできず、したがってこのチップに対する生産量を向上するためにＥＣＣを使用することはできないことが知られている。
【００１７】
図３は、本発明のメモリ製品のブロック図である。このメモリ製品は、単一の集積回路チップであることが望ましく、必ずしも必要ではないが、そのような構成が費用を最小化する。それぞれが個々のアドレスを有する複数のメモリ・ワードを格納するメモリ・アレイ１１０をチップが含むので、チップは、「メモリ製品」と呼ばれることに留意されたい。実際問題、この製品は広範囲の論理回路を含むことができ、すなわち、チップは本質的に、メモリ・アレイを含む論理回路製品とすることができる。この議論の目的のために、それぞれの「メモリ・ワード」は、こんどは個々にアクセス可能な１または複数バイトを含むことができ、したがってメモリ・ワードは諸セルのワード線の一部、または全ワード線でよい。鍵は、メモリ・ワードが、所与のアドレスでアクセスすることができる１グループのセルとして定義されることである。メモリ・アレイは、アドレス入力Ａ０、Ａ１、Ａ２．．．Ａｎを有し、そのアドレス入力は、チップ・セットなどのオフチップ・ソースからアドレスを受け取り、オンチップＢＩＳＴエンジンＢＩＳＴ ＥＮＧ１２２からもまたアドレスを受け取る。本発明ではテスト・エンジンとしてＢＩＳＴが好ましいが、従来型オフチップ・テスト・エンジン（例えば、そのそれぞれのデータおよびアドレス入出力パッドを介してテスト・パターンを印加し、このメモリ製品にアドレス指定するメモリ・テスタ）であれば使用することができる。
【００１８】
ＢＩＳＴ ＥＮＧ１２２は、メモリに対するアドレス、制御、およびデータ入力を提供する。そのＢＩＳＴ ＥＮＧ１２２は、図３の１２４であるＢＩＳＴ圧縮回路のための期待データをさらに提供する。ＢＩＳＴ ＥＮＧ１２２からの信号は、メモリにおいての欠陥を見つけることを容易にするパターン・シーケンスでメモリをテストすることを可能にする。ＢＩＳＴ ＥＮＧは、前述の米国特許第５５３５１６４号において教示された方法で、構築することもまたでき、その教示を本明細書に参照として援用する。
【００１９】
ＢＩＳＴ ＥＮＧ１２２は、イネーブル入力Ｅｎａｂを受け取り、アドレスおよびデータ情報を、アドレス入力Ａ０、Ａ１、Ａ２．．．Ａｎ、およびデータ入力ＤＯ、Ｄ１、Ｄ２．．．Ｄｎをそれぞれ介して、アレイ１１０にテスト中に提供する。アレイ１１０からのデータ出力は、圧縮回路１２４にもまた提供され、それを以下により詳細に述べる。共用データ線が示されているが、アレイ、ＢＩＳＴ ＥＮＧ１２２、および圧縮回路１２４に、それぞれ別々の入力／出力を提供するデータ線を使用して、本発明を実施することができることに留意されたい。圧縮回路１２４は、所与のアクセスされたメモリ・ワード内の故障しているビット数が、用いられる誤り回復エンジン（この場合、ＳＥＣ ＥＣＣ）によって訂正することができる数を超過することを示す出力Ｐ／Ｆを提供する。
【００２０】
箱１３０として図式的に示すように、メモリ・アレイの出力は、ＤＥＤ／ＳＥＣ ＥＣＣによって処理される。網かけ１００Ａは、実際問題、ＥＣＣであれば、前述の米国特許第５１３４６１６号（その教示を本明細書に参照として援用する）内などのチップ１００に含まれるハードウェア内に実施できること、またはリアルタイムで実行されるソフトウェアによって実行できることを示す。チップ・サイズと性能の間のトレードオフを最適化するには後者が好ましい。したがってＥＣＣ Ｄ０、ＥＣＣ Ｄ１、ＥＣＣ Ｄ２．．．ＥＣＣ Ｄｎによって示される結果としてのデータは、単一ビット誤りが取り除かれ、システムによって使用するためにチップ・セット（ここに示していない）に送られる。
【００２１】
本発明では、新しいテスト・パターンを用いて後続の検出のために複数ビット故障を明らかにすることを容易にし、その場合、故障は任意のデータ・タイプでよいが、データ・タイプは、アドレスを変更することなくテスト・パターン内に含まれなければならない。新しいパターンを、以下の表２内に示す。
【００２２】
表２
すべてのセルに０を書き込む
（ｉ）０を読み取る（ｉｉ）１を書き込む（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対して１を読み取る
（ｉ）１を読み取る（ｉｉ）０を書き込む（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対して０を読み取る
（ｉ）０を読み取る（ｉｉ）１を書き込む（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対して１を読み取る
（ｉ）１を読み取る（ｉｉ）０を書き込む（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対して０を読み取る
すべてのセルから０を読み取る
【００２３】
このパターンは、ＢＩＳＴ ＥＮＧ１２２によって印加されるのが好ましいことに留意されたい。従来型オフチップ・テスト・マシンが使用される場合、パターンは、テスト・マシンの機能次第で同じかまたは変わり得る。ステップ２の第１動作（ｉ）は、所与のアドレスのそれぞれのセルから「０」を読み取る。ステップ２の第３動作（ｉｉｉ）は、その同じアドレスのそれぞれのセルから「１」を読み取る。この組合わせが、データ・タイプおよび読み取られるワード内のそれらの相対位置にかかわらず、スタックアット故障のすべての対を検出する。
【００２４】
図４は、図３に示す出力圧縮回路１２４の略図である。図１を参照しながら議論したように、ＢＩＳＴ ＥＮＧ１２２は、線１０’上の偶数期待データ、線１２’上の奇数期待データ出力を、圧縮回路１２４に提供し、その圧縮回路１２４は、テスト中のアレイ１１０内のメモリ・ワードからＤＯ、Ｄ１、Ｄ２．．．Ｄｎもまた受け取る。圧縮回路は、前述のデータ出力と、前述のＢＩＳＴ ＥＮＧ１２２出力を、排他的ＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．ｌ４０ｎ内で組み合わせる。それぞれのゲートは、そのデータを、ＢＩＳＴエンジンからの期待データと比較する。本発明において、ゲート１４０ａ、１４０ｂ、１４０ｃ．．．ｌ４０ｎからの出力は、それぞれのＯＲゲート１６０ａ、１６０ｂ、１６０ｃ．．．ｌ６０ｎ内で、ラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎの出力と組み合わされて、同じそれぞれのラッチに入力される。ＸＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．１４０ｎの出力は、メモリからのデータ出力がＢＩＳＴエンジンによって生成された期待データに一致しない場合「１」になる。ラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎのグループは、リセット可能累積レジスタを形成する。このレジスタは、テスト中のアドレスが変わる都度、（ＢＩＳＴ ＥＮＧ１２２からのイネーブル入力「Ｒｅｓｅｔ」または「Ｒ」から）リセットされる。したがって、所与のＸＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．１４０ｎからの１のデータは、所与のアドレスに対するそれぞれのラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎによってラッチされる。諸ラッチの出力は、複数のラッチがハイを出力するかどうかを検出する複数「１」検出回路１９０にフィードされる。複数「１」検出回路１９０の出力Ｐ／Ｆが「１」になる場合、障害回復エンジン（この場合、ＳＥＣ ＥＣＣ）の機能を越える故障が検出されたことがわかる。
【００２５】
本発明の機能は、ＥＣＣ誤り訂正方法をディセーブルにして、このテスト手順が実行されることである。テスト完了すると、ＥＣＣ誤り訂正によって修理可能でない故障が何も検出されなかった場合、メモリが動作中にメモリ・ワード内の故障を修理するためにＥＣＣがイネーブルにされる。
【００２６】
リセット可能累積レジスタ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎの代替例は、各アドレスの変更時に「０」を提供するマルチプレクサに結び付けられたＯＲゲート１６０ａ、１６０ｂ、１６０ｃ．．．ｌ６０ｎに対する他の入力を有することに留意されたい。
【００２７】
実際問題、上述のメモリ製品または特定の圧縮回路の設計は、いくつかのフォーマットの任意の１つでフォーマットされたソフトウェア内に表すことができる。設計データは、ＧＤＳＩＩなどの業界標準フォーマットであることが好ましい。データをテープまたはディスクなどの記憶媒体にダウンロードすること、または設計者からマスク製造者に（例えば、インターネットを介して）送信すること、あるいはその両方が可能である。次いでデータは、フォト・マスクを製造するために使用され（すなわち、集積回路チップを製造するために使用される重要なエッチング処理において最終設計を実施するマスクが作られ）、そのマスクが、すべて従来型手法にしたがって集積回路チップを製造するために使用される。
【００２８】
本発明は、様々なビジネス・モデルとともに使用することができる。最も簡単な実施例は、垂直統合された半導体製造業者による設計および製造である。一代替例は、全メモリ製品のための設計または顧客に提供される圧縮回路の設計をＡＳＩＣライブラリ内のマクロとして有することである。顧客またはその被指名人であれば、そのようなマクロと他のマクロを組み合わせて、その製造業者の基本的ルール内でチップ製品を設計することができる。または、顧客であれば、自分自身で製品の一部またはすべてを設計し、製造業者の基本的ルールにマッピングするためにその設計を提出することができる。いくつかのシナリオでは、基本設計が１つの会社から、ＡＳＩＣ設計／マッピングが第２の会社から、マスクが第３の会社から、チップ製造は第４の会社から来る。明らかに、前述のビジネス・モデルのすべての種類の交換および組合わせが可能である。
【００２９】
本発明を、その好ましい実施形態を参照しながら上述したが、それによって本発明の精神および範囲が限定されないことを理解されたい。むしろ、上述のように、かつ本明細書に添付のいくつかの請求項に説明するように、本発明の全体範囲から逸脱することなく、上述のように本発明に様々な修正を行うことができる。例えば、ＤＥＤ／ＳＥＣハミング・コードを参照しながら本発明を述べ、その結果、所与のメモリ・ワード内で２ビットが不良であった場合、ＥＣＣはそれらのビットを訂正することができない。明らかに、二重誤り訂正（ＤＥＣ）コードが使用される場合、本発明であれば、アドレス指定されたワード内に３つの不良ビットがある状況を検出するのに有用である。実際、本発明であれば、不良セル回復方法（ＥＣＣ、冗長性、または他の何らかの手法でよい）が、メモリ・ワード当たりの訂正可能ビットの所与の最大数を有する任意の状況において有用である。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３１】
（１）所与のメモリ・ワード内で自分が訂正できる誤りの最大数を有する所与の誤り回復手法を使用して、所与のアドレスの所与のメモリ・ワード内の誤りを訂正するメモリ・システムであって、
それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイと、
所与のメモリ・ワードがテスト中である間に、前記所与のメモリ・ワード内の誤りを示す出力を提供する前記メモリ・セル・アレイに結合された第１ゲート・セットと、
前記所与の誤り回復手法によって、テスト中の前記所与のメモリ・ワード内の誤り数が訂正可能な誤りの前記最大数を超過するかどうか判断するために、前記第１ゲート・セットのそれぞれの出力に結合された回路とを備え、
前記第１ゲート・セットおよび前記回路が動作中である間、前記所与の誤り回復手法がディセーブルにされるメモリ・システム。
（２）前記第１ゲート・セットに入力を提供するＢＩＳＴ回路をさらに備える、上記（１）に記載のメモリ・システム。
（３）テスト中の前記所与のメモリ・ワードからのデータが、第１論理状態または第２論理状態であると期待されるときを、前記ＢＩＳＴ回路からの前記入力が示す、上記（２）に記載のメモリ・システム。
（４）前記第１ゲート・セットが、１組のＸＯＲゲートを備え、それぞれのＸＯＲゲートが、テスト中の前記所与のメモリ・ワードの単一ビットを受け取る、上記（３）に記載のメモリ・システム。
（５）それぞれが前記第１ゲート・セットの前記出力のそれぞれに結合されて出力を提供する第２ゲート・セット、および前記第２ゲート・セットの前記出力に結合されたラッチを、前記回路が備える、上記（１）に記載のメモリ・システム。
（６）テスト中の前記所与のメモリ・ワード内の複数のビットが故障しているかどうかを示すために前記ラッチに結合された検出器回路をさらに備える、上記（５）に記載のメモリ・システム。
（７）ビット誤りを探してメモリ・アレイをテストする方法であって、前記メモリ・アレイが、所与のアドレスの所与のメモリ・ワード内の誤りを訂正するための所与の誤り回復手法を使用し、前記所与の誤り回復手法が、所与のメモリ・ワード内で自分が訂正できる誤りの最大数を有し、
複数のテスト・パターンを前記アレイに書き込むステップと、
所与のメモリ・ワードのために前記書き込まれたテスト・データと期待されるデータを比較するステップと、
前記テスト・データが、前記期待されるデータと矛盾があるときに前記所与のメモリ・ワード内の誤りを示す出力を提供するステップと、
前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な誤りの前記最大数を超過するかどうか判断するステップとを含み、
テストのための前記方法中に、前記所与の誤り回復手法がディセーブルにされる方法。
（８）前記テスト・パターンが、ＢＩＳＴ回路によって印加される、上記（７）に記載の方法。
（９）前記所与のメモリ・ワードからのデータが、第１論理状態または第２論理状態であると期待されるときを、前記期待されるデータが示す、上記（７）に記載の方法。
（１０）前記複数のテスト・パターンが、前記所与のメモリ・ワード内の複数ビット故障を明らかにする、上記（８）に記載の方法。
（１１）前記パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取ること、
を含む、上記（１０）に記載の方法。
（１２）所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＥＣＣを使用して、所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＢＩＳＴシステムであって、
それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイに結合された第１ゲート・セットであって、前記所与のメモリ・ワードがテスト中である間に第１ゲート・セットが所与のメモリ・ワード内の誤りを示すビット出力を提供する第１ゲート・セットと、
テスト中の前記所与のメモリ・ワード内の誤り数が、前記ＥＣＣによって訂正可能な誤りの前記最大数を超過するかどうか判断するための、前記第１ゲート・セットのそれぞれの出力に結合された回路とを備え、
前記第１ゲート・セットおよび前記回路が動作中である間に、前記ＥＣＣがディセーブルにされるＢＩＳＴシステム。
（１３）前記第１ゲート・セットが１組のＸＯＲゲートを備え、各ＸＯＲゲートが、テスト中の前記所与のメモリ・ワードの単一ビットを受け取る、上記（１２）に記載のＢＩＳＴシステム。
（１４）それぞれが前記第１ゲート・セットの前記出力のそれぞれに結合された第２ゲート・セット、および前記第２ゲート・セットの前記出力に結合されたラッチを前記回路が備える、上記（１３）に記載のＢＩＳＴシステム。
（１５）テスト中の前記所与のメモリ・ワード内の複数のビットが故障しているかどうかを示すために前記ラッチに結合された検出器回路をさらに備える、上記（１４）に記載のＢＩＳＴシステム。
（１６）前記所与のメモリ・ワード内の複数ビット故障を明らかにする複数のテスト・パターンを提供する、上記（１５）に記載のＢＩＳＴシステム。
（１７）前記パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取る、
を含む、上記（１６）に記載のＢＩＳＴシステム。
【図面の簡単な説明】
【図１】従来技術のＢＩＳＴ圧縮回路の略図である。
【図２】ＥＣＣ対応メモリ・アレイ上でパターン・テストを実行することに関連付けられる問題を示す表である。
【図３】本発明の好ましい一実施形態による、メモリ製品のブロック図である。
【図４】本発明の好ましい一実施形態による、ＢＩＳＴ圧縮回路の略図である。
【符号の説明】
１１０ メモリ・アレイ
１２２ ＢＩＳＴエンジン
１２４ ＢＩＳＴ圧縮回路
【発明の属する技術分野】
本発明は一般に、メモリ・アレイのテストの分野に関し、より詳細にはＥＣＣ回路を有するメモリ・アレイのテストに関する。
【０００２】
【従来の技術】
一般に集積回路の製造では、目標とする製品応用分野にとって必要な品質および信頼性の目標を回路が確実に満たすように、製造された後で回路をテストすることが重要である。メモリ技術では（それらが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であれ、スタティックＲＡＭまたは埋込みＲＡＭであれ）、不良記憶セルを識別し置換するために、これらのテストを行って、メモリ・チップが製品応用分野に依然合うようにすることが特に重要である。
【０００３】
そのようなメモリは、明確なテスト・パターン・セットを有する通常の構造である。「通常」とは、メモリ・アレイが通常、繰り返しのトポロジならびにトランジスタおよび他の構造のシーケンスを有し、その結果、故障機構が比較的一律の方法でデバイスに影響する傾向があり、よく確立された障害モデルに正確に従う傾向があることを意味する。典型的メモリ・テスト・アルゴリズムの一実施例は、マーチ（Ｍａｒｃｈ）Ｃテスト・パターンであり、これを表１に示す。これら通常のパターンでメモリをスイープすることによって、多数の欠陥に対してメモリがテストされる。
【０００４】
表１
すべてのセルに０を書き込む
アドレス全体にわたって増分しながら、０を読み取り１を書き込む。
アドレス全体にわたって増分しながら、１を読み取り０を書き込む。
アドレス全体にわたって減分しながら、０を読み取り１を書き込む。
アドレス全体にわたって減分しながら、１を読み取り０を書き込む。
すべてのセルから０を読み取る
【０００５】
そのような「マーチ」パターン・テストの変形形態は、米国特許第５９０７５６１号および米国特許第６０７０２５６号内に示されている。通常、マーチＣパターンは、テストを完全にカバーすることを保証するために、ブランケット１およびブランケット０などの他のタイプのテスト・パターンと組み合わされる。再び、これらのパターンおよびデータ・タイプの背後の仮定は、メモリ構造が通常であり、具体的な方法または障害モデルにしたがって故障することである。
【０００６】
ビルトイン自己テスト（ＢＩＳＴ）マクロがメモリ・チップに対して用いられるとき、図１（従来技術）に示すように、単純圧縮回路がメモリの出力に接続される。データ出力が、偶数および奇数データ・グループに単純に分割されるので、それらのデータ出力数は、論理的には得られない。ＢＩＳＴは、テスト中のメモリからデータ出力０、１、２．．．ｎもまた受け取る圧縮回路２０に、出力「偶数期待データ」および「奇数期待データ」を出力線１０、１２上にそれぞれ提供する。圧縮回路は、データ出力とＢＩＳＴ出力を排他的ＯＲゲート１４ａ、１４ｂ、１４ｃ．．．ｌ４ｎ内で組み合わせる。各ゲートは、そのデータとＢＩＳＴエンジンからの期待されるデータとを比較する。ゲート１４ａ、１４ｂ、１４ｃ．．．ｌ４ｎからの出力は、ＯＲゲート１６内で組合わされて単一出力「合格／失格」を提供し、その単一出力は、メモリ信号がローであるべきであったことをＢＩＳＴ出力が示したときにそれらのメモリ信号のいずれかがハイである場合に立ち上がる。米国特許第６２０５５６４号は、ＢＩＳＴを有するマーチ・パターン・テストの使用を議論する。本発明の譲受人に譲渡された米国特許第５５３５１６４号にＢＩＳＴの特定の実施形態が議論されている。
【０００７】
二重誤り検出、単一誤り訂正（ＤＥＤ／ＳＥＣ）でよく知られているハミング・コードなどの誤り訂正コード（ＥＣＣ）が、外部α粒子放射などの孤立事象から発生する単一ビット故障（ソフト・エラー）を訂正するために、よりハイエンドのメモリ・システム内で使用される。ＥＣＣをチップ・レベルで実行するメモリ・システムが提案されている。例えば、本発明の譲受人に譲渡された米国特許第４３３５４５９号および米国特許第５１３４６１６号を参照されたい。
【０００８】
過去においてＥＣＣは、ハード・エラーに対して、ソフト・エラー（すなわち、特定の機会に特定のビットの故障を引き起こす誤り）を訂正するために主として使用された。過去において、ＥＣＣがソフトおよびハード・エラー検出／回復の両方のために使用されたとき、（例えば生産量向上目的で）いくつかの風変わりなテスト方法が提案された。本発明の譲受人に譲渡された米国特許第４８９１８１１号を参照されたい。この方法は、様々なデータ・パターンを様々なアドレスに順次書き込み、次いでＥＣＣをディセーブルにしてデータを分析する。
【０００９】
したがって、ＥＣＣ障害検出を使用するときにメモリをテストする単純化された方法の必要が明らかになった。
【００１０】
【発明が解決しようとする課題】
したがって、本発明の一目的は、ＥＣＣ障害検出を使用するときにメモリをテストすることである。
【００１１】
【課題を解決するための手段】
本発明の前述および他の目的は、第１の態様において、所与のアドレスの所与のメモリ・ワード内の誤りを訂正する所与の誤り回復手法を使用するメモリ・システムによって実現され、所与のメモリ・ワード内で訂正することができる誤りの最大数を有する前記所与の誤り回復手法は、それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイと、前記所与のメモリ・ワードがテスト中である間に所与のメモリ・ワード内の誤りを示す出力を提供する、前記メモリ・セル・アレイに結合された第１ゲート・セットと、およびテスト中の前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な前記最大誤り数を超過するかどうか判断する、前記第１ゲート・セットのそれぞれの出力に結合される回路とを備え、前記第１ゲート・セットおよび前記回路が動作中である間、前記所与の誤り回復手法はディセーブルにされる。
【００１２】
本発明の他の態様は、ビット誤りのためにメモリ・アレイをテストする方法であり、このメモリ・アレイは、所与のアドレスの所与のメモリ・ワード内の誤りを訂正する所与の誤り回復手法を使用し、前記所与の誤り回復手法は、所与のメモリ・ワード内で訂正することができる最大誤り数を有し、複数のテスト・パターンを前記アレイに書き込むステップ、所与のメモリ・ワードのための前記書き込まれたテスト・データと期待されるデータを比較するステップ、前記テスト・データが前記期待されるデータと矛盾があるときに前記所与のメモリ・ワード内の誤りを示す出力を提供するステップ、前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な前記最大誤り数を超過するかどうか判断するステップを含み、前記テスト方法中は、前記所与の誤り回復手法がディセーブルにされる。
【００１３】
さらに他の態様では、本発明は、所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するためにＥＣＣを使用するＢＩＳＴシステムであり、前記ＥＣＣは、所与のメモリ・ワード内で訂正することができる最大ビット誤り数を有し、それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイに結合された第１ゲート・セットであって前記所与のメモリ・ワードがテスト中である間に所与のメモリ・ワード内の誤りを示すビット出力を提供する第１ゲート・セット；およびテスト中の前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な最大誤り数を超過するかどうか判断するための、前記第１ゲート・セットのそれぞれの出力に結合された回路；を備え、前記ＥＣＣは、前記第１ゲート・セットおよび前記回路が動作中にディセーブルにされる。
【００１４】
本発明の前述および他の機能は、以下に提供する本発明の詳細な説明をレビューするとより明らかになろう。次の説明において、添付の図面のいくつかの図を参照する。
【００１５】
【発明の実施の形態】
ＥＣＣが、基本的メモリ・テスト／訂正方法として使用されるとき、表１に記述したテスト・パターンなどの通常のテスト・パターンが、以前に通常のテスト・パターンおよびＢＩＳＴで識別された欠陥をもはや見つけないという意味において、そのメモリは、非通常になる。非通常メモリから作り出される問題の一例を、図２に示し、ここでメモリ・アレイは、それぞれの箱によって示される個々のセルを有する。メモリ・セルの各ビット線ＢＬ０〜ＢＬ７は、列として示され、メモリ・セルの各ワード線Ｒｏｗ０〜Ｒｏｗ９は行として示される。この例においてメモリは、「１」にスタックアットされたビット線ＢＬ２、および行３内で「０」故障にスタックアットされた単一セルを有する。この単純化された例では、各行内に８ビットあり、その結果、所与の行アドレスが選択されると８ビットすべてが読み取られる（通常、行および列アドレス指定の両方があり、７２などのさらに多数のデータ入出力が、各サイクル上で読み取られる）。
【００１６】
すべて０のデータ・パターンがメモリに印加される場合、ＥＣＣであれば、欠陥のあるビット線ＢＬ２上の故障しているセルのみを検出し訂正することに留意されたい。すべて１のデータ・パターンがメモリに印加される場合、ＥＣＣからは、その故障している単一セルのみが正しくないと見られ、したがって訂正される。したがってＥＣＣ障害検出は、同じ行に沿って複数の誤りが存在することを隠すので、真の障害数の検出を妨げる。ＤＥＤ／ＳＥＣ ＥＣＣがすべてのデータ上で実行されるとき、行３上の２つの障害を訂正することができない。チェッカーボードおよび逆チェッカーボードのデータ・パターンに対して、同様の結果が見られる。したがって、今日までのＥＣＣに基づくテスト方法は、所与のアドレスの特定の複数ビット誤り（ＭＢＥ）が、テストを、したがってその後の訂正を免れることを可能にする。本発明において、単一セル故障は、１ビット毎に捕捉され、テストされたアドレスが変化しない限り保持される。これらの故障は、ＥＣＣをディセーブルにして調査され、したがってテストに対してすべての故障が見える。所与のアドレスにおいて単一ビットより多数が故障する場合、ＥＣＣはこれらの故障を修理することはできず、したがってこのチップに対する生産量を向上するためにＥＣＣを使用することはできないことが知られている。
【００１７】
図３は、本発明のメモリ製品のブロック図である。このメモリ製品は、単一の集積回路チップであることが望ましく、必ずしも必要ではないが、そのような構成が費用を最小化する。それぞれが個々のアドレスを有する複数のメモリ・ワードを格納するメモリ・アレイ１１０をチップが含むので、チップは、「メモリ製品」と呼ばれることに留意されたい。実際問題、この製品は広範囲の論理回路を含むことができ、すなわち、チップは本質的に、メモリ・アレイを含む論理回路製品とすることができる。この議論の目的のために、それぞれの「メモリ・ワード」は、こんどは個々にアクセス可能な１または複数バイトを含むことができ、したがってメモリ・ワードは諸セルのワード線の一部、または全ワード線でよい。鍵は、メモリ・ワードが、所与のアドレスでアクセスすることができる１グループのセルとして定義されることである。メモリ・アレイは、アドレス入力Ａ０、Ａ１、Ａ２．．．Ａｎを有し、そのアドレス入力は、チップ・セットなどのオフチップ・ソースからアドレスを受け取り、オンチップＢＩＳＴエンジンＢＩＳＴ ＥＮＧ１２２からもまたアドレスを受け取る。本発明ではテスト・エンジンとしてＢＩＳＴが好ましいが、従来型オフチップ・テスト・エンジン（例えば、そのそれぞれのデータおよびアドレス入出力パッドを介してテスト・パターンを印加し、このメモリ製品にアドレス指定するメモリ・テスタ）であれば使用することができる。
【００１８】
ＢＩＳＴ ＥＮＧ１２２は、メモリに対するアドレス、制御、およびデータ入力を提供する。そのＢＩＳＴ ＥＮＧ１２２は、図３の１２４であるＢＩＳＴ圧縮回路のための期待データをさらに提供する。ＢＩＳＴ ＥＮＧ１２２からの信号は、メモリにおいての欠陥を見つけることを容易にするパターン・シーケンスでメモリをテストすることを可能にする。ＢＩＳＴ ＥＮＧは、前述の米国特許第５５３５１６４号において教示された方法で、構築することもまたでき、その教示を本明細書に参照として援用する。
【００１９】
ＢＩＳＴ ＥＮＧ１２２は、イネーブル入力Ｅｎａｂを受け取り、アドレスおよびデータ情報を、アドレス入力Ａ０、Ａ１、Ａ２．．．Ａｎ、およびデータ入力ＤＯ、Ｄ１、Ｄ２．．．Ｄｎをそれぞれ介して、アレイ１１０にテスト中に提供する。アレイ１１０からのデータ出力は、圧縮回路１２４にもまた提供され、それを以下により詳細に述べる。共用データ線が示されているが、アレイ、ＢＩＳＴ ＥＮＧ１２２、および圧縮回路１２４に、それぞれ別々の入力／出力を提供するデータ線を使用して、本発明を実施することができることに留意されたい。圧縮回路１２４は、所与のアクセスされたメモリ・ワード内の故障しているビット数が、用いられる誤り回復エンジン（この場合、ＳＥＣ ＥＣＣ）によって訂正することができる数を超過することを示す出力Ｐ／Ｆを提供する。
【００２０】
箱１３０として図式的に示すように、メモリ・アレイの出力は、ＤＥＤ／ＳＥＣ ＥＣＣによって処理される。網かけ１００Ａは、実際問題、ＥＣＣであれば、前述の米国特許第５１３４６１６号（その教示を本明細書に参照として援用する）内などのチップ１００に含まれるハードウェア内に実施できること、またはリアルタイムで実行されるソフトウェアによって実行できることを示す。チップ・サイズと性能の間のトレードオフを最適化するには後者が好ましい。したがってＥＣＣ Ｄ０、ＥＣＣ Ｄ１、ＥＣＣ Ｄ２．．．ＥＣＣ Ｄｎによって示される結果としてのデータは、単一ビット誤りが取り除かれ、システムによって使用するためにチップ・セット（ここに示していない）に送られる。
【００２１】
本発明では、新しいテスト・パターンを用いて後続の検出のために複数ビット故障を明らかにすることを容易にし、その場合、故障は任意のデータ・タイプでよいが、データ・タイプは、アドレスを変更することなくテスト・パターン内に含まれなければならない。新しいパターンを、以下の表２内に示す。
【００２２】
表２
すべてのセルに０を書き込む
（ｉ）０を読み取る（ｉｉ）１を書き込む（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対して１を読み取る
（ｉ）１を読み取る（ｉｉ）０を書き込む（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対して０を読み取る
（ｉ）０を読み取る（ｉｉ）１を書き込む（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対して１を読み取る
（ｉ）１を読み取る（ｉｉ）０を書き込む（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対して０を読み取る
すべてのセルから０を読み取る
【００２３】
このパターンは、ＢＩＳＴ ＥＮＧ１２２によって印加されるのが好ましいことに留意されたい。従来型オフチップ・テスト・マシンが使用される場合、パターンは、テスト・マシンの機能次第で同じかまたは変わり得る。ステップ２の第１動作（ｉ）は、所与のアドレスのそれぞれのセルから「０」を読み取る。ステップ２の第３動作（ｉｉｉ）は、その同じアドレスのそれぞれのセルから「１」を読み取る。この組合わせが、データ・タイプおよび読み取られるワード内のそれらの相対位置にかかわらず、スタックアット故障のすべての対を検出する。
【００２４】
図４は、図３に示す出力圧縮回路１２４の略図である。図１を参照しながら議論したように、ＢＩＳＴ ＥＮＧ１２２は、線１０’上の偶数期待データ、線１２’上の奇数期待データ出力を、圧縮回路１２４に提供し、その圧縮回路１２４は、テスト中のアレイ１１０内のメモリ・ワードからＤＯ、Ｄ１、Ｄ２．．．Ｄｎもまた受け取る。圧縮回路は、前述のデータ出力と、前述のＢＩＳＴ ＥＮＧ１２２出力を、排他的ＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．ｌ４０ｎ内で組み合わせる。それぞれのゲートは、そのデータを、ＢＩＳＴエンジンからの期待データと比較する。本発明において、ゲート１４０ａ、１４０ｂ、１４０ｃ．．．ｌ４０ｎからの出力は、それぞれのＯＲゲート１６０ａ、１６０ｂ、１６０ｃ．．．ｌ６０ｎ内で、ラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎの出力と組み合わされて、同じそれぞれのラッチに入力される。ＸＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．１４０ｎの出力は、メモリからのデータ出力がＢＩＳＴエンジンによって生成された期待データに一致しない場合「１」になる。ラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎのグループは、リセット可能累積レジスタを形成する。このレジスタは、テスト中のアドレスが変わる都度、（ＢＩＳＴ ＥＮＧ１２２からのイネーブル入力「Ｒｅｓｅｔ」または「Ｒ」から）リセットされる。したがって、所与のＸＯＲゲート１４０ａ、１４０ｂ、１４０ｃ．．．１４０ｎからの１のデータは、所与のアドレスに対するそれぞれのラッチ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎによってラッチされる。諸ラッチの出力は、複数のラッチがハイを出力するかどうかを検出する複数「１」検出回路１９０にフィードされる。複数「１」検出回路１９０の出力Ｐ／Ｆが「１」になる場合、障害回復エンジン（この場合、ＳＥＣ ＥＣＣ）の機能を越える故障が検出されたことがわかる。
【００２５】
本発明の機能は、ＥＣＣ誤り訂正方法をディセーブルにして、このテスト手順が実行されることである。テスト完了すると、ＥＣＣ誤り訂正によって修理可能でない故障が何も検出されなかった場合、メモリが動作中にメモリ・ワード内の故障を修理するためにＥＣＣがイネーブルにされる。
【００２６】
リセット可能累積レジスタ１８０ａ、１８０ｂ、１８０ｃ．．．ｌ８０ｎの代替例は、各アドレスの変更時に「０」を提供するマルチプレクサに結び付けられたＯＲゲート１６０ａ、１６０ｂ、１６０ｃ．．．ｌ６０ｎに対する他の入力を有することに留意されたい。
【００２７】
実際問題、上述のメモリ製品または特定の圧縮回路の設計は、いくつかのフォーマットの任意の１つでフォーマットされたソフトウェア内に表すことができる。設計データは、ＧＤＳＩＩなどの業界標準フォーマットであることが好ましい。データをテープまたはディスクなどの記憶媒体にダウンロードすること、または設計者からマスク製造者に（例えば、インターネットを介して）送信すること、あるいはその両方が可能である。次いでデータは、フォト・マスクを製造するために使用され（すなわち、集積回路チップを製造するために使用される重要なエッチング処理において最終設計を実施するマスクが作られ）、そのマスクが、すべて従来型手法にしたがって集積回路チップを製造するために使用される。
【００２８】
本発明は、様々なビジネス・モデルとともに使用することができる。最も簡単な実施例は、垂直統合された半導体製造業者による設計および製造である。一代替例は、全メモリ製品のための設計または顧客に提供される圧縮回路の設計をＡＳＩＣライブラリ内のマクロとして有することである。顧客またはその被指名人であれば、そのようなマクロと他のマクロを組み合わせて、その製造業者の基本的ルール内でチップ製品を設計することができる。または、顧客であれば、自分自身で製品の一部またはすべてを設計し、製造業者の基本的ルールにマッピングするためにその設計を提出することができる。いくつかのシナリオでは、基本設計が１つの会社から、ＡＳＩＣ設計／マッピングが第２の会社から、マスクが第３の会社から、チップ製造は第４の会社から来る。明らかに、前述のビジネス・モデルのすべての種類の交換および組合わせが可能である。
【００２９】
本発明を、その好ましい実施形態を参照しながら上述したが、それによって本発明の精神および範囲が限定されないことを理解されたい。むしろ、上述のように、かつ本明細書に添付のいくつかの請求項に説明するように、本発明の全体範囲から逸脱することなく、上述のように本発明に様々な修正を行うことができる。例えば、ＤＥＤ／ＳＥＣハミング・コードを参照しながら本発明を述べ、その結果、所与のメモリ・ワード内で２ビットが不良であった場合、ＥＣＣはそれらのビットを訂正することができない。明らかに、二重誤り訂正（ＤＥＣ）コードが使用される場合、本発明であれば、アドレス指定されたワード内に３つの不良ビットがある状況を検出するのに有用である。実際、本発明であれば、不良セル回復方法（ＥＣＣ、冗長性、または他の何らかの手法でよい）が、メモリ・ワード当たりの訂正可能ビットの所与の最大数を有する任意の状況において有用である。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３１】
（１）所与のメモリ・ワード内で自分が訂正できる誤りの最大数を有する所与の誤り回復手法を使用して、所与のアドレスの所与のメモリ・ワード内の誤りを訂正するメモリ・システムであって、
それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイと、
所与のメモリ・ワードがテスト中である間に、前記所与のメモリ・ワード内の誤りを示す出力を提供する前記メモリ・セル・アレイに結合された第１ゲート・セットと、
前記所与の誤り回復手法によって、テスト中の前記所与のメモリ・ワード内の誤り数が訂正可能な誤りの前記最大数を超過するかどうか判断するために、前記第１ゲート・セットのそれぞれの出力に結合された回路とを備え、
前記第１ゲート・セットおよび前記回路が動作中である間、前記所与の誤り回復手法がディセーブルにされるメモリ・システム。
（２）前記第１ゲート・セットに入力を提供するＢＩＳＴ回路をさらに備える、上記（１）に記載のメモリ・システム。
（３）テスト中の前記所与のメモリ・ワードからのデータが、第１論理状態または第２論理状態であると期待されるときを、前記ＢＩＳＴ回路からの前記入力が示す、上記（２）に記載のメモリ・システム。
（４）前記第１ゲート・セットが、１組のＸＯＲゲートを備え、それぞれのＸＯＲゲートが、テスト中の前記所与のメモリ・ワードの単一ビットを受け取る、上記（３）に記載のメモリ・システム。
（５）それぞれが前記第１ゲート・セットの前記出力のそれぞれに結合されて出力を提供する第２ゲート・セット、および前記第２ゲート・セットの前記出力に結合されたラッチを、前記回路が備える、上記（１）に記載のメモリ・システム。
（６）テスト中の前記所与のメモリ・ワード内の複数のビットが故障しているかどうかを示すために前記ラッチに結合された検出器回路をさらに備える、上記（５）に記載のメモリ・システム。
（７）ビット誤りを探してメモリ・アレイをテストする方法であって、前記メモリ・アレイが、所与のアドレスの所与のメモリ・ワード内の誤りを訂正するための所与の誤り回復手法を使用し、前記所与の誤り回復手法が、所与のメモリ・ワード内で自分が訂正できる誤りの最大数を有し、
複数のテスト・パターンを前記アレイに書き込むステップと、
所与のメモリ・ワードのために前記書き込まれたテスト・データと期待されるデータを比較するステップと、
前記テスト・データが、前記期待されるデータと矛盾があるときに前記所与のメモリ・ワード内の誤りを示す出力を提供するステップと、
前記所与のメモリ・ワード内の誤り数が、前記所与の誤り回復手法によって訂正可能な誤りの前記最大数を超過するかどうか判断するステップとを含み、
テストのための前記方法中に、前記所与の誤り回復手法がディセーブルにされる方法。
（８）前記テスト・パターンが、ＢＩＳＴ回路によって印加される、上記（７）に記載の方法。
（９）前記所与のメモリ・ワードからのデータが、第１論理状態または第２論理状態であると期待されるときを、前記期待されるデータが示す、上記（７）に記載の方法。
（１０）前記複数のテスト・パターンが、前記所与のメモリ・ワード内の複数ビット故障を明らかにする、上記（８）に記載の方法。
（１１）前記パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取ること、
を含む、上記（１０）に記載の方法。
（１２）所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＥＣＣを使用して、所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＢＩＳＴシステムであって、
それぞれが所与のアドレスにある複数のメモリ・ワードを格納するメモリ・セル・アレイに結合された第１ゲート・セットであって、前記所与のメモリ・ワードがテスト中である間に第１ゲート・セットが所与のメモリ・ワード内の誤りを示すビット出力を提供する第１ゲート・セットと、
テスト中の前記所与のメモリ・ワード内の誤り数が、前記ＥＣＣによって訂正可能な誤りの前記最大数を超過するかどうか判断するための、前記第１ゲート・セットのそれぞれの出力に結合された回路とを備え、
前記第１ゲート・セットおよび前記回路が動作中である間に、前記ＥＣＣがディセーブルにされるＢＩＳＴシステム。
（１３）前記第１ゲート・セットが１組のＸＯＲゲートを備え、各ＸＯＲゲートが、テスト中の前記所与のメモリ・ワードの単一ビットを受け取る、上記（１２）に記載のＢＩＳＴシステム。
（１４）それぞれが前記第１ゲート・セットの前記出力のそれぞれに結合された第２ゲート・セット、および前記第２ゲート・セットの前記出力に結合されたラッチを前記回路が備える、上記（１３）に記載のＢＩＳＴシステム。
（１５）テスト中の前記所与のメモリ・ワード内の複数のビットが故障しているかどうかを示すために前記ラッチに結合された検出器回路をさらに備える、上記（１４）に記載のＢＩＳＴシステム。
（１６）前記所与のメモリ・ワード内の複数ビット故障を明らかにする複数のテスト・パターンを提供する、上記（１５）に記載のＢＩＳＴシステム。
（１７）前記パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取る、
を含む、上記（１６）に記載のＢＩＳＴシステム。
【図面の簡単な説明】
【図１】従来技術のＢＩＳＴ圧縮回路の略図である。
【図２】ＥＣＣ対応メモリ・アレイ上でパターン・テストを実行することに関連付けられる問題を示す表である。
【図３】本発明の好ましい一実施形態による、メモリ製品のブロック図である。
【図４】本発明の好ましい一実施形態による、ＢＩＳＴ圧縮回路の略図である。
【符号の説明】
１１０ メモリ・アレイ
１２２ ＢＩＳＴエンジン
１２４ ＢＩＳＴ圧縮回路
Claims (6)
- （イ）複数のメモリ・ワードを記憶するメモリ・セル・アレイと、
（ロ）前記メモリ・セル・アレイに接続され、所定のアドレスから読み出された１つのメモリ・ワード内で生じる誤りを幾つ訂正できるかを表す訂正可能な最大誤り数を有する誤り訂正手段と、
（ハ）テスト・パターン及び期待値を発生し、前記テスト・パターンを前記メモリ・セル・アレイに印加するテスト手段と、
（ニ）前記メモリ・セル・アレイ及び前記テスト手段に接続された圧縮回路であって、
（ｉ）前記１つのメモリ・ワードの１つのビット毎に１つづつ割り当てられた複数個の排他的ＯＲゲートであって、前記１つのメモリ・ワードのテストの間、それぞれの排他的ＯＲゲートは、前記メモリ・セル・アレイから読み出された前記１つのメモリ・ワードの１つのビットと前記期待値とを比較することにより、前記１つのメモリ・ワードの１つのビット毎に誤りが生じた否かを表す出力を生じる、前記複数個の排他的ＯＲゲートと、
（ｉｉ）前記複数個の排他的ＯＲ回路のそれぞれに１つづつ割り当てられた複数個のＯＲ回路であって、それぞれのＯＲ回路の第１入力に前記排他的ＯＲ回路の出力が接続されている、前記複数個のＯＲ回路と、
（ｉｉｉ）前記複数個のＯＲ回路のそれぞれに１つづつ割り当てられた複数個のラッチであって、それぞれのラッチの入力に前記ＯＲ回路の出力が接続され、前記ラッチの出力が前記ＯＲ回路の第２入力に接続されている、前記複数個のラッチと、
（ｉｖ）前記複数個のラッチの出力が入力に接続され、前記１つのメモリ・ワード内の誤りを生じているビット数が前記誤り訂正手段の前記訂正可能な最大誤り数を超過するか否かを判断し、超過するときに該超過を表す出力を発生する検出回路とを有する前記圧縮回路とを備え、
（ホ）前記テスト手段によるテストの間、前記誤り訂正手段をディセーブルにし、前記テストが完了すると、前記誤り訂正手段によって訂正可能でない誤りが検出されない場合に、前記誤り訂正手段をイネーブルにして、前記メモリ・セル・アレイの動作中に、前記１つのメモリ・ワード内の誤りを訂正することを特徴とするメモリ・システム。 - 前記複数個のラッチは、前記テストの間に前記アドレスが変更される都度、前記テスト手段からのイネーブル入力によりリセットされる、請求項１に記載のメモリ・システム。
- 前記テスト・パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取ること、
を含む、請求項１に記載のメモリ・システム。 - （イ）複数のメモリ・ワードを記憶するメモリ・セル・アレイと、
（ロ）前記メモリ・セル・アレイに接続され、所定のアドレスから読み出された１つのメモリ・ワード内で生じる誤りを幾つ訂正できるかを表す訂正可能な最大誤り数を有する誤り訂正手段と、
（ハ）テスト・パターン及び期待値を発生し、前記テスト・パターンを前記メモリ・セ ル・アレイに印加するテスト手段と、
（ニ）前記メモリ・セル・アレイ及び前記テスト手段に接続された圧縮回路であって、
（ｉ）前記１つのメモリ・ワードの１つのビット毎に１つづつ割り当てられた複数個の排他的ＯＲゲートであって、前記１つのメモリ・ワードのテストの間、それぞれの排他的ＯＲゲートは、前記メモリ・セル・アレイから読み出された前記１つのメモリ・ワードの１つのビットと前記期待値とを比較することにより、前記１つのメモリ・ワードの１つのビット毎に誤りが生じた否かを表す出力を生じる、前記複数個の排他的ＯＲゲートと、
（ｉｉ）前記複数個の排他的ＯＲ回路のそれぞれに１つづつ割り当てられた複数個のＯＲ回路であって、それぞれのＯＲ回路の第１入力に前記排他的ＯＲ回路の出力が接続されている、前記複数個のＯＲ回路と、
（ｉｉｉ）前記複数個のＯＲ回路のそれぞれに１つづつ割り当てられた複数個のラッチであって、それぞれのラッチの入力に前記ＯＲ回路の出力が接続され、前記ラッチの出力が前記ＯＲ回路の第２入力に接続されている、前記複数個のラッチと、
（ｉｖ）前記複数個のラッチの出力が入力に接続され、前記１つのメモリ・ワード内の誤りを生じているビット数が前記誤り訂正手段の前記訂正可能な最大誤り数を超過するか否かを判断し、超過するときに該超過を表す出力を発生する検出回路とを有する前記圧縮回路とを備えるメモリ・システムのテスト方法であって、
（ａ）前記テスト手段から前記テスト・パターンを前記メモリ・セル・アレイに書き込むステップと、
（ｂ）前記複数個の排他的ＯＲゲートにより、１つのメモリ・ワードの１つのビット毎に誤りが生じた否かを表す出力を生じるステップと、
（ｃ）前記複数個の排他的ＯＲゲートのそれぞれの出力を、前記ＯＲ回路を介して前記複数個のラッチのそれぞれに供給するステップと、
（ｄ）前記複数個のラッチの出力を前記検出回路の入力に供給し、前記検出回路により、前記１つのメモリ・ワード内の誤りを生じているビット数が前記誤り訂正手段の前記訂正可能な最大誤り数を超過するか否かを判断し、超過するときに該超過を表す出力を発生するステップとを含み、
（ホ）前記テスト手段によるテストの間、前記誤り訂正手段をディセーブルにし、前記テストが完了すると、前記誤り訂正手段によって訂正可能でない誤りが検出されない場合に、前記誤り訂正手段をイネーブルにして、前記メモリ・セル・アレイの動作中に、前記１つのメモリ・ワード内の誤りを訂正することを特徴とするメモリ・システムのテスト方法。 - 前記複数個のラッチは、前記テストの間に前記アドレスが変更される都度、前記テスト手段からのイネーブル入力によりリセットされる、請求項４に記載のメモリ・システムのテスト方法。
- 前記テスト・パターンが、
すべてのセルに０を書き込む、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって増分しながら各アドレスに対する０を読み取る、
（ｉ）０を読み取る、（ｉｉ）１を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する１を読み取る、
（ｉ）１を読み取る、（ｉｉ）０を書き込む、（ｉｉｉ）アドレス全体にわたって減分しながら各アドレスに対する０を読み取る、および
すべてのセルから０を読み取ること、
を含む、請求項４に記載のメモリ・システムのテスト方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/063,495 US7308621B2 (en) | 2002-04-30 | 2002-04-30 | Testing of ECC memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004005951A JP2004005951A (ja) | 2004-01-08 |
| JP3842238B2 true JP3842238B2 (ja) | 2006-11-08 |
Family
ID=29248095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003119465A Expired - Fee Related JP3842238B2 (ja) | 2002-04-30 | 2003-04-24 | メモリ・システム及びこれのテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7308621B2 (ja) |
| JP (1) | JP3842238B2 (ja) |
| TW (1) | TWI222078B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3940713B2 (ja) * | 2003-09-01 | 2007-07-04 | 株式会社東芝 | 半導体装置 |
| US7213186B2 (en) * | 2004-01-12 | 2007-05-01 | Taiwan Semiconductor Manufacturing Company | Memory built-in self test circuit with full error mapping capability |
| KR100571758B1 (ko) * | 2004-05-11 | 2006-04-17 | 삼성전자주식회사 | 반전된 패턴 데이터 비교부를 구비하는 반도체 메모리장치 및 이 장치의 병렬 비트 테스트 방법 |
| US20060080583A1 (en) * | 2004-10-07 | 2006-04-13 | International Business Machines Corporation | Store scan data in trace arrays for on-board software access |
| FR2879337A1 (fr) * | 2004-12-15 | 2006-06-16 | St Microelectronics Sa | Circuit memoire, tel que dram, comportant un mecanisme correcteur d'erreur |
| JP4578226B2 (ja) * | 2004-12-17 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US20070061669A1 (en) * | 2005-08-30 | 2007-03-15 | Major Karl L | Method, device and system for detecting error correction defects |
| US20080072119A1 (en) * | 2006-08-31 | 2008-03-20 | Rodney Rozman | Allowable bit errors per sector in memory devices |
| KR100803373B1 (ko) * | 2007-02-09 | 2008-02-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 에러 측정 회로 |
| US7945840B2 (en) | 2007-02-12 | 2011-05-17 | Micron Technology, Inc. | Memory array error correction apparatus, systems, and methods |
| US8135935B2 (en) * | 2007-03-20 | 2012-03-13 | Advanced Micro Devices, Inc. | ECC implementation in non-ECC components |
| JP4985462B2 (ja) * | 2008-02-25 | 2012-07-25 | エヌイーシーコンピュータテクノ株式会社 | 集積回路、集積回路の動作試験方法および動作試験プログラム |
| TWI397080B (zh) * | 2009-03-12 | 2013-05-21 | Realtek Semiconductor Corp | 記憶體裝置及其相關測試方法 |
| US9256493B2 (en) * | 2011-12-28 | 2016-02-09 | Intel Corporation | Memory module architecture |
| KR101918627B1 (ko) * | 2012-04-04 | 2018-11-15 | 삼성전자 주식회사 | 데이터 수신장치 및 그 테스트 방법 |
| US9224503B2 (en) | 2012-11-21 | 2015-12-29 | International Business Machines Corporation | Memory test with in-line error correction code logic |
| US8862953B2 (en) * | 2013-01-04 | 2014-10-14 | International Business Machines Corporation | Memory testing with selective use of an error correction code decoder |
| US9281079B2 (en) | 2013-02-12 | 2016-03-08 | International Business Machines Corporation | Dynamic hard error detection |
| US10395753B2 (en) | 2014-08-28 | 2019-08-27 | Winbond Electronics Corp. | Semiconductor memory device and programming method thereof |
| US9678159B2 (en) | 2015-03-04 | 2017-06-13 | Cavium, Inc. | Communication and control topology for efficient testing of sets of devices |
| US9583216B2 (en) | 2015-03-13 | 2017-02-28 | Analog Devices, Inc. | MBIST device for use with ECC-protected memories |
| FR3044817B1 (fr) * | 2015-12-02 | 2017-12-22 | St Microelectronics Rousset | Procede de gestion d'une ligne de bits defectueuse du plan memoire d'une memoire non volatile et dispositif de memoire correspondant |
| US9964597B2 (en) * | 2016-09-01 | 2018-05-08 | Texas Instruments Incorporated | Self test for safety logic |
| JP6841698B2 (ja) * | 2017-03-21 | 2021-03-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10162005B1 (en) * | 2017-08-09 | 2018-12-25 | Micron Technology, Inc. | Scan chain operations |
| US11315654B2 (en) * | 2018-10-03 | 2022-04-26 | Arm Limited | Memory testing techniques |
| US10950325B2 (en) | 2019-04-04 | 2021-03-16 | Marvell Asia Pte., Ltd. | Memory built-in self test error correcting code (MBIST ECC) for low voltage memories |
| KR20220060156A (ko) * | 2020-11-04 | 2022-05-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
| US11663073B2 (en) | 2020-12-10 | 2023-05-30 | Advanced Micro Devices, Inc. | Method and apparatus for data protection in memory devices |
| CN117112287A (zh) * | 2023-09-07 | 2023-11-24 | 上海合芯数字科技有限公司 | 备用校验纠错方法、装置、服务器及存储介质 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335459A (en) | 1980-05-20 | 1982-06-15 | Miller Richard L | Single chip random access memory with increased yield and reliability |
| US4891811A (en) | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| US5134616A (en) | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| US6026505A (en) * | 1991-10-16 | 2000-02-15 | International Business Machines Corporation | Method and apparatus for real time two dimensional redundancy allocation |
| JP3346827B2 (ja) | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5617531A (en) | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| JP3216449B2 (ja) | 1994-10-31 | 2001-10-09 | 安藤電気株式会社 | 半導体メモリの故障自己診断装置 |
| US5535164A (en) | 1995-03-03 | 1996-07-09 | International Business Machines Corporation | BIST tester for multiple memories |
| US5689466A (en) | 1995-04-07 | 1997-11-18 | National Semiconductor Corporation | Built in self test (BIST) for multiple RAMs |
| US5781486A (en) | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| JP3608694B2 (ja) * | 1996-09-18 | 2005-01-12 | 株式会社アドバンテスト | メモリ試験装置 |
| US6070256A (en) | 1997-05-29 | 2000-05-30 | Nortel Networks Corporation | Method and apparatus for self-testing multi-port RAMs |
| US6205564B1 (en) | 1997-06-02 | 2001-03-20 | Lucent Technologies Inc. | Optimized built-in self-test method and apparatus for random access memories |
| US5907561A (en) | 1997-12-17 | 1999-05-25 | Advanced Micro Devices, Inc. | Method to improve testing speed of memory |
| US6792567B2 (en) * | 2001-04-30 | 2004-09-14 | Stmicroelectronics, Inc. | System and method for correcting soft errors in random access memory devices |
-
2002
- 2002-04-30 US US10/063,495 patent/US7308621B2/en not_active Expired - Lifetime
-
2003
- 2003-04-24 JP JP2003119465A patent/JP3842238B2/ja not_active Expired - Fee Related
- 2003-04-25 TW TW092109727A patent/TWI222078B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
| US7945826B2 (en) | 2006-12-26 | 2011-05-17 | Advantest Corporation | Test apparatus and test method |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI222078B (en) | 2004-10-11 |
| US7308621B2 (en) | 2007-12-11 |
| JP2004005951A (ja) | 2004-01-08 |
| US20030204795A1 (en) | 2003-10-30 |
| TW200407901A (en) | 2004-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3842238B2 (ja) | メモリ・システム及びこれのテスト方法 | |
| US7490274B2 (en) | Method and apparatus for masking known fails during memory tests readouts | |
| US7599235B2 (en) | Memory correction system and method | |
| US7506226B2 (en) | System and method for more efficiently using error correction codes to facilitate memory device testing | |
| US7206988B1 (en) | Error-correction memory architecture for testing production errors | |
| US20050036371A1 (en) | Semiconductor memory including error correction function | |
| US9104588B2 (en) | Circuits, apparatuses, and methods for address scrambling | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| US20060253723A1 (en) | Semiconductor memory and method of correcting errors for the same | |
| US4926426A (en) | Error correction check during write cycles | |
| JP3935149B2 (ja) | 半導体集積回路 | |
| US9015539B2 (en) | Testing of non stuck-at faults in memory | |
| US11430537B2 (en) | Error-correcting code-assisted memory repair | |
| US7293221B1 (en) | Methods and systems for detecting memory address transfer errors in an address bus | |
| JPH1125689A (ja) | 半導体メモリ装置テスト方法及び半導体メモリ装置 | |
| JP4578226B2 (ja) | 半導体メモリ | |
| US20030156453A1 (en) | Integrated memory and method for operating an integrated memory | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| US20050066226A1 (en) | Redundant memory self-test | |
| US7549098B2 (en) | Redundancy programming for a memory device | |
| JP3970336B2 (ja) | メモリセルを有する装置およびメモリセルの機能検査のための方法 | |
| US20030204798A1 (en) | Optimized ECC/redundancy fault recovery | |
| KR920010972B1 (ko) | 고장 방지 컴퓨터 메모리 시스템 | |
| US8352781B2 (en) | System and method for efficient detection and restoration of data storage array defects | |
| US6279129B1 (en) | Configuration of memory cells and method of checking the operation of memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |