KR100803373B1 - 반도체 메모리 장치의 데이터 에러 측정 회로 - Google Patents
반도체 메모리 장치의 데이터 에러 측정 회로 Download PDFInfo
- Publication number
- KR100803373B1 KR100803373B1 KR1020070014067A KR20070014067A KR100803373B1 KR 100803373 B1 KR100803373 B1 KR 100803373B1 KR 1020070014067 A KR1020070014067 A KR 1020070014067A KR 20070014067 A KR20070014067 A KR 20070014067A KR 100803373 B1 KR100803373 B1 KR 100803373B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- signal
- output
- parity
- unit
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1032—Simple parity
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 데이터와 페러티 데이터를 비교하여 수정 데이터를 출력하는 데이터 에러 수정 수단, 테스트 선택 신호에 응답하여 상기 데이터 또는 수정 데이터를 선택 데이터로서 출력하는 데이터 선택 수단, 및 상기 선택 데이터와 상기 페러티 데이터를 입력으로 하고 상기 테스트 선택 신호에 응답하여 테스트 결과 신호를 출력하는 테스트 결과 출력 수단을 포함한다.
데이터, 페러티 데이터, 테스트
Description
도 1은 종래 반도체 메모리 장치의 데이터 에러 측정 회로의 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 에러 측정 회로의 블록도,
도 3은 도 2의 데이터 선택 수단의 회로도,
도 4는 도 2의 테스트 결과 출력 수단의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 데이터 에러 수정 수단 100: 데이터 선택 수단
200: 테스트 결과 출력 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 데이터 에러 측정 회로에 관한 것이다.
반도체 메모리 장치는 입력되는 데이터를 저장하고 저장된 데이터를 출력하도록 설계된다. 따라서 반도체 메모리 장치가 입력된 데이터를 정상적으로 저장하 고 출력하는지에 대한 테스트가 필요하다.
반도체 메모리 장치는 입출력되는 데이터의 신뢰도를 높이기 위해 데이터의 1 비트 에러를 수정하여 출력하는 방법으로 ECC(Error Correction Code)를 이용한다.
상기 ECC는 반도체 메모리 장치에 입력되는 데이터에 관한 정보를 페러티 데이터에 저장하고 출력되는 데이터를 상기 페러티 데이터와 비교하여 출력되는 데이터가 1 비트 에러를 갖고 있을 경우 그것을 수정하여 출력함으로써 반도체 메모리 장치의 데이터 입출력에 대한 신뢰도를 높이는 역할을 한다.
도 1은 종래 반도체 메모리 장치의 데이터 에러 측정 회로의 블록도이다.
8비트의 제 1 데이터(data0<0:7>)와 제 2 데이터(data1<0:7>)가 반도체 메모리 장치에 입력될 때 상기 제 1 데이터(data0<0:7>의 정보를 제 1 페러티 데이터(parb_data0<0:3>)에 저장하고 상기 제 2 데이터(data1<0:7>)의 정보를 제 2 페러티 데이터(parb-data1<0:3>)에 저장한다.
데이터 에러 수정 수단(10)은 상기 제 1 데이터(data0<0:7>), 상기 제 2 데이터(data1<0:7>), 상기 제 1 페러티 데이터(parb_data0<0:3>), 및 상기 제 2 페러티 데이터(parb_data1<0:3>)를 입력으로 하고 상기 제 1 데이터(data0<0:7>)와 상기 제 1 페러티 데이터(parb_data0<0:3>)를 비교하여 제 1 수정 데이터(data_cor0<0:7>)를 출력하며, 상기 제 2 데이터(data1<0:7>)와 상기 제 2 페러티 데이터(parb_data1<0:3>)를 비교하여 상기 제 2 수정 데이터(data_cor1<0:7>)를 출력한다. 이때, 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)는 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 1 비트의 에러를 갖을 경우 그것을 수정한 데이터이다.
상기 테스트 결과 출력 수단(20)은 상기 제 1 수정 데이터(data_cor0<0:7>), 상기 제 2 수정 데이터(data_cor1<0:7>)를 입력으로 하여 테스트 결과를 로직 레벨로 나타낸 테스트 결과 신호(Test_out)를 출력한다.
이와 같이 구성된 반도체 메모리 장치의 데이터 에러 측정 회로는 테스트시 모든 셀에 하이 값을 라이트하고 그것을 리드하여 에러를 찾는 방식에 이용된다. 따라서 상기 데이터 에러 수정 수단(10)에 입력되는 상기 제 1 데이터(data0<0:7>)와 상기 제 2 데이터(data1<0:7>) 중 1비트 에러가 발생하더라도 상기 데이터 에러 수정 수단(10)이 에러 수정을 하여 출력한다. 따라서 상기 제 1 수정 데이터(data_cor0<0:7>)와 상기 제 2 수정 데이터(data_cor1<0:7>)의 모든 비트가 하이로 상기 테스트 결과 출력 수단(20)으로 입력되어 상기 테스트 결과 신호(Test_out)를 하이로 출력한다. 따라서 상기 테스트 결과 신호(Test_out)가 하이 값을 가지면 상기 제 1 데이터(data0<0:7>)와 상기 제 2 데이터(data1<0:7>)는 에러가 없다는 것을 보여준다. 결국, 실제로는 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 1 비트의 에러를 갖고 있어도 테스트에서는 그것을 검출하지 못한다. 따라서 상기 ECC를 포함하는 반도체 메모리 장치는 예를 들어 8비트 데이터를 저장하는 8개의 셀중 하나가 불량이 나면 그것을 검출할 방법이 없어 ECC를 포함하는 반도체 메모리 장치의 신뢰도를 떨어뜨리는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 입력되는 데이터과 출력되는 데이터의 1비트 에러와 2비트 이상의 에러를 모두 판별할 수 있는 반도체 메모리 장치의 데이터 에러 측정 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 에러 측정 회로는 데이터와 페러티 데이터를 비교하여 수정 데이터를 출력하는 데이터 에러 수정 수단, 테스트 선택 신호에 응답하여 상기 데이터 또는 수정 데이터를 선택 데이터로서 출력하는 데이터 선택 수단, 및 상기 선택 데이터와 상기 페러티 데이터를 입력으로 하고 상기 테스트 선택 신호에 응답하여 테스트 결과 신호를 출력하는 테스트 결과 출력 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 에러 측정 회로의 블록도이다.
데이터 에러 수정 수단(10)은 반도체 메모리 장치에 입력되는 제 1 데이터(data0<0:7>)와 제 2 데이터(data1<0:7>)의 정보를 갖는 제 1 페러티 데이터(parb_data0<0:3>)와 제 2 페러티 데이터(parb_data1<0:3>)를 입력으로 하여 반도체 메모리 장치에서 출력되는 상기 제 1 데이터(data0<0:7>)와 상기 제 2 데이터(data1<0:7>)의 1 비트 데이터 에러를 수정하여 제 1 수정 데이터(data_cor0<0:7>)와 제 2 수정 데이터(data_cor1<0:7>)로서 출력한다. 이때, 상 기 제 1 페러티 데이터(parb_data0<0:3>)는 반도체 메모리 장치에 입력되는 상기 제 1 데이터(data0<0:7>)의 선택된 각 비트들의 하이값이 홀수개인지 짝수개인지에 대한 정보를 갖는다. 이는 제 2 페러티 데이터(parb_data1<0:3>)와 상기 제 2 데이터(data1<0:7>)의 관계도 같다.
데이터 선택 수단(100)은 테스트 선택 신호(Test_sel)에 응답하여 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>) 또는 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력한다.
테스트 결과 출력 수단(200)은 상기 테스트 선택 신호(Test_sel)에 응답하여 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)와 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)의 각 비트들을 로직값을 비교하여 테스트 결과 신호(Test_out)로서 출력한다.
도 3은 도 2의 데이터 선택 수단의 회로도이다.
데이터 선택 수단(100)은 테스트 선택 신호(Test_sel)가 인에이블되면 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력한다. 또한 상기 데이터 선택 수단(100)은 상기 테스트 선택 신호(Test_sel)가 디스에이블되면 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)를 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력한다.
상기 데이터 선택 수단(100)은 상기 테스트 선택 신호(Test_sel)에 응답하여 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>) 값을 반전시켜 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력하는 제 1 스위칭부(110), 상기 테스트 선택 신호(Test_sel)에 응답하여 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>) 값을 반전시켜 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력하는 제 2 스위칭부(120), 상기 테스트 선택 신호(Test_sel)를 반전시키는 제 1 인버터(IV1), 입력단이 상기 제 1 스위칭부(110)의 출력단과 상기 제 2 스위칭부(120)의 출력단이 공통 연결된 노드에 연결된 제 2 및 제 3 인버터(IV2, IV3)를 포함하며, 상기 제 2 및 제 3 인버터(IV2, IV3)가 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)를 출력한다.
상기 제 1 스위칭부(110)는 상기 테스트 선택 신호(Test_sel)가 로우로 디스에이블되면 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)를 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>)로서 출력한다.
상기 제 1 스위칭부(110)는 상기 제 1 인버터(IV1)의 출력 신호에 응답하여 상기 제 1 수정 데이터(data_cor0<0:7>)를 상기 제 1 선택 데이터(data_sel0<0:7>)로서 출력하는 제 1 스위치(SW1), 및 상기 제 1 인버터(IV1)의 출력 신호에 응답하여 상기 제 2 수정 데이터(data_cor1<0:7>)를 상기 제 2 수정 데이터(data_sel1<0:7>)로서 출력하는 제 2 스위치(SW2)를 포함한다.
상기 제 2 스위칭부(120)는 상기 테스트 선택 신호(Test_sel)가 하이로 인에이블되면 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력한다.
상기 제 2 스위칭부(120)는 상기 테스트 선택 신호(Test_sel)를 입력으로 하여 상기 제 1 데이터(data0<0:7>)를 상기 제 1 선택 데이터(data_sel0<0:7>)로서 출력하는 제 3 스위치(SW3), 및 상기 테스트 선택 신호(Test_sel)를 입력으로 하여 상기 제 2 데이터(data0<0:7>)를 상기 제 2 선택 데이터(data_sel1<0:7>)로서 출력하는 제 4 스위치(SW4)를 포함한다.
도 4는 도 2의 테스트 결과 출력 수단의 회로도이다.
테스트 결과 출력 수단(200)은 테스트 선택 신호(Test_sel)에 응답하여 제 1 선택 데이터(data_sel0<0:7>)와 제 1 페러티 데이터(parb_data0<0:3>)의 각 비트를 비교하여 제 1 비교 신호(com1)를 출력하는 제 1 비교부(210), 상기 테스트 선택 신호(Test_sel)에 응답하여 제 2 선택 데이터(data_sel1<0:7>)와 상기 제 2 페러티 데이터(parb_data1<0:3>)의 각 비트를 비교하여 제 2 비교 신호(com2)를 출력하는 제 2 비교부(220), 및 리드 명령시 상기 제 1 및 제 2 비교 신호(com1, com2)를 입력으로 하여 테스트 결과 신호(Test_out)를 출력하는 테스트 결과 출력부(230)를 포함한다.
상기 제 1 비교부(210)는 상기 제 1 선택 데이터(data_sel0<0:7>)의 각 비트들을 비교하는 제 1 데이터 비트 비교부(211), 상기 제 1 페러티 데이터(parb_data0<0:3>)의 각 비트들을 비교하는 제 1 페러티 비트 비교부(212), 상기 테스트 선택 신호(Test_sel)에 응답하여 상기 제 1 페터티 비트 비교부(212)의 출력 신호를 출력하는 제 1 페러티 옵션부(213), 및 상기 제 1 데이터 비트 비교 부(211)와 상기 제 1 페러티 옵션부(213)의 출력 신호를 입력으로 하여 상기 제 1 비교 신호(com1)를 생성하는 제 1 신호 조합부(214)를 포함한다.
상기 제 1 데이터 비트 비교부(211)는 상기 제 1 선택 데이터(data_sel0<0:3>)를 입력으로 하는 제 1 낸드 게이트(ND11), 및 상기 제 1 선택 데이터(data_sel0<4:7>)를 입력으로 하는 제 2 낸드 게이트(ND12)를 포함하며, 상기 제 1 및 제 2 낸드 게이트(ND11, ND12)의 출력 신호가 상기 제 1 데이터 비트 비교부(211)의 출력 신호이다.
상기 제 1 페러티 비트 비교부(212)는 상기 제 1 페러티 데이터(parb_data0<0:3>)를 입력으로 하는 제 1 노어 게이트(NOR11), 상기 제 1 노어 게이트(NOR11)의 출력 신호를 반전시켜 출력하는 제 4 인버터(IV11)를 포함하며, 상기 제 4 인버터(IV11)의 출력 신호가 상기 제 1 페러티 비트 비교부(212)의 출력 신호이다.
상기 제 1 페러티 옵션부(213)는 상기 제 1 페러티 비트 비교부(212)의 출력 신호와 상기 테스트 선택 신호(Test_sel)를 입력으로 하는 제 3 낸드 게이트(ND13), 상기 제 3 낸드 게이트(ND13)의 출력 신호를 반전시켜 상기 제 1 페러티 옵션부(213)의 출력 신호로서 출력하는 제 5 인버터(IV12)를 포함한다.
상기 제 1 신호 조합부(214)는 상기 제 1 데이터 비트 비교부(211)의 출력 신호 즉, 상기 제 1 및 제 2 낸드 게이트(ND11, ND12)의 출력 신호와 상기 제 1 페러티 옵션부(213)의 출력 신호를 입력으로 하는 제 2 노어 게이트(NOR12)를 포함하며, 상기 제 2 노어 게이트(NOR12)의 출력 신호가 상기 제 1 비교 신호(com1)이다.
상기 제 2 비교부(220)는 상기 제 2 선택 데이터(data_sel1<0:7>)의 각 비트들을 비교하는 제 2 데이터 비트 비교부(221), 상기 제 2 페러티 데이터(parb_data1<0:3>)의 각 비트들을 비교하는 제 2 페러티 비트 비교부(222), 상기 테스트 선택 신호(Test_sel)에 응답하여 상기 제 2 페터티 비트 비교부(222)의 출력 신호를 출력하는 제 2 페러티 옵션부(223), 및 상기 제 2 데이터 비트 비교부(221)와 상기 제 2 페러티 옵션부(223)의 출력 신호를 입력으로 하여 상기 제 2 비교 신호(com2)를 생성하는 제 2 신호 조합부(224)를 포함한다.
상기 제 2 데이터 비트 비교부(221)는 상기 제 2 선택 데이터(data_sel1<0:3>)를 입력으로 하는 제 4 낸드 게이트(ND14), 및 상기 제 2 선택 데이터(data_sel0<4:7>)를 입력으로 하는 제 5 낸드 게이트(ND15)를 포함하며, 상기 제 4 및 제 5 낸드 게이트(ND14, ND15)의 출력 신호가 상기 제 2 데이터 비트 비교부(221)의 출력 신호이다.
상기 제 2 페러티 비트 비교부(222)는 상기 제 2 페러티 데이터(parb_data1<0:3>)를 입력으로 하는 제 3 노어 게이트(NOR13), 및 상기 제 3 노어 게이트(NOR13)의 출력 신호를 반전시켜 출력하는 제 6 인버터(IV13)를 포함하며, 상기 제 6 인버터(IV13)의 출력 신호가 상기 제 2 페러티 비트 비교부(222)의 출력 신호이다.
상기 제 2 페러티 옵션부(223)는 상기 제 2 페러티 비트 비교부(222)의 출력 신호와 상기 테스트 선택 신호(Test_sel)를 입력으로 하는 제 6 낸드 게이트(ND16), 상기 제 6 낸드 게이트(ND16)의 출력 신호를 반전시켜 상기 제 2 페러티 옵션부(223)의 출력 신호로서 출력하는 제 7 인버터(IV14)를 포함한다.
상기 제 2 신호 조합부(224)는 상기 제 2 데이터 비트 비교부(221)의 출력 신호 즉, 상기 제 4 및 제 5 낸드 게이트(ND14, ND15)의 출력 신호와 상기 제 2 페러티 옵션부(223)의 출력 신호를 입력으로 하는 제 4 노어 게이트(NOR14)를 포함하며, 상기 제 4 노어 게이트(NOR14)의 출력 신호가 상기 제 2 비교 신호(com2)이다.
상기 테스트 결과 출력부(230)는 상기 제 1 및 제 2 비교 신호(com1, com2)를 입력으로 하는 제 3 신호 조합부(231), 리드 상태 신호(IOSTB)에 응답하여 상기 제 3 신호 조합부(231)의 출력 신호를 출력하는 제 1 출력 제어부(232), 반전된 상기 리드 상태 신호(IOSTBb)에 응답하여 상기 제 3 신호 조합부(233)의 출력 신호를 출력하는 제 2 출력 제어부(233), 및 상기 제 1 및 제 2 출력 제어부(233)의 출력 신호를 입력으로 하여 상기 테스트 결과 신호(Test_out)를 출력하는 신호 생성부(234)를 포함한다. 이때, 리드 상태 신호(IOSTB)는 리드 명령이 입력되어 반도체 메모리 장치가 리드 동작을 수행할 경우 하이 값을 갖는 신호이다.
상기 제 3 신호 조합부(231)는 상기 제 1 및 제 2 비교 신호(com1, com2)를 입력으로 하는 제 7 낸드 게이트(ND17)를 포함한다.
상기 제 1 출력 제어부(232)는 상기 리드 상태 신호(IOSTB)와 상기 제 3 신호 조합부(231)의 출력 신호를 입력으로 하는 제 5 노어 게이트(NOR15), 상기 제 5 노어 게이트(NOR15)의 출력 신호를 반전시켜 출력하는 제 8 인버터(IV15)를 포함한다.
상기 제 2 출력 제어부(233)는 상기 반전된 리드 상태 신호(IOSTBb)와 상기 제 3 신호 조합부(231)의 출력 신호를 입력으로 하는 제 6 노어 게이트(NOR16), 상기 제 6 노어 게이트(NOR16)의 출력 신호를 반전시켜 출력하는 제 9 인버터(IV16)를 포함한다.
상기 신호 생성부(234)는 게이트단에 상기 제 1 출력 제어부(232)의 출력 신호 즉, 상기 제 8 인버터(IV15)의 출력 신호를 입력 받고 드레인단에 접지단(VSS)이 연결된 제 1 트랜지스터(P12), 및 게이트단에 상기 제 2 출력 제어부(233)의 출력 신호 즉, 제 9 인버터(IV16)의 출력 신호를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단에 상기 제 1 트랜지스터(P11)의 소오스단이 연결된 제 2 트랜지스터(P11)를 포함한다. 이때, 상기 테스트 결과 신호(Test_out)는 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(P12)가 연결된 노드에서 출력된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 데이터 에러 측정 회로는 다음과 같이 동작한다.
반도체 메모리 장치를 테스트할 경우 제 1 데이터(data0<0:7>)와 제 2 데이터(data1<0:7>)의 각 비트의 데이터 값을 모두 로우로 하여 반도체 메모리 장치에 입력한다. 이때, 제 1 페러티 데이터(parb_data0<0:3>)와 제 2 페러티 데이터(parb_data1<0:3>)는 모두 로우 값을 갖는다. 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)가 모두 로우 값을 갖는 이유는 다음과 같다. 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:7>, parb_data1<0:7>)는 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)중 선택된 비트들의 데이터의 값이 하이인 비트들의 개수에 따라 즉, 하이 값을 갖는 비트의 개수가 홀수개이면 하이 값을 갖고, 짝수개이면 로우 값을 갖는다.
결국 반도체 메모리 장치에 입력되는 상기 제 1 데이터(data0<0:7>)와 상기 제 2 데이터(data1<0:7>)의 각 비트들의 값이 모두 로우이므로 그에 해당하는 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)들의 각 비트들의 값 또한 모두 로우 값을 갖는다.
한편 반도체 메모리 장치에 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 입력함으로써 생성된 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)와 반도체 메모리 장치에 저장된 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 리드 명령을 입력하여 출력한다. 이때, 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 모두 로우로 출력되면 테스트 결과 신호(Test_out)는 하이로 출력되고 그렇지 않을 경우에는 로우로 출력되어 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 저장된 셀들이 불량임을 알 수 있다.
먼저 테스트 선택 신호(Test_sel)를 로우로 디스에이블시켜 반도체 메모리 장치를 테스트한다.
데이터 에러 수정 수단(10)은 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)와 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)를 입력으로 하여 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)의 각 비트들이 로우 값이면 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)를 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)로서 출력한다. 또한 상기 제 1 데이터(data0<0:7>), 또는 상기 제 2 데이터(data1<0:7>) 중 하나의 비트가 하이 값을 갖을 경우 이를 수정하여 모두 로우 값을 갖는 상기 제 1 및 제 2 수정 데이터(data0<0:7>, data1<0:7>)로서 출력한다. 하지만 상기 제 1 데이터(data0<0:7>) 또는 상기 제 2 데이터(data1<0:7>)중 두개 이상의 비트가 하이 값을 갖을 경우 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)는 모두 로우 값을 갖지 못한다.
데이터 선택 수단(100)은 로우인 상기 테스트 선택 신호(Test_sel)를 입력 받는다. 따라서 제 1 스위칭부(110)가 턴온되고 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)가 반전되어 모두 하이 값을 갖는 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력된다. 한편, 상기 제 1 및 제 2 수정 데이터(data_cor0<0:7>, data_cor1<0:7>)가 모두 로우 값을 갖지 않는다면 즉, 상기 제 1 데이터(data0<0:7>) 또는 상기 제 2 데이터(data1<0:7>)가 2비트 이상 에러가 발생하면 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)도 또한 모두 하이 값을 갖지 못한다.
테스트 결과 출력 수단(200)은 로우인 상기 테스트 선택 신호(Test_sel)가 입력된다. 따라서 제 1 및 제 2 페러티 옵션부(213, 223)는 제 1 및 제 2 페러티 비트 비교부(212, 222)의 출력 신호에 상관없이 로우 값을 출력한다. 결국, 상기 제 1 선택 데이터(data_sel0<0:7>)가 모두 하이 값을 가지면 제 1 낸드 게이트(ND11)와 제 2 낸드 게이트(ND12)는 모두 로우 값을 제 1 데이터 비트 비교 부(211)의 출력 신호로서 출력한다. 하지만 상기 제 1 선택 데이터(data_sel0<0:7>)가 모두 하이 값을 갖지 않으면 즉, 하나의 비트라도 로우 값을 가지면 상기 제 1 데이터 비트 비교부(211)는 하이 값을 출력한다. 또한 상기 제 2 선택 데이터(data_sel1<0:7>)가 모두 하이 값을 가지면 제 4 낸드 게이트(ND14)와 제 5 낸드 게이트(ND15)는 모두 로우 값을 제 2 데이터 비트 비교부(221)의 출력 신호로서 출력한다. 하지만 상기 제 2 선택 데이터(data_sel0<0:7>)가 모두 하이 값을 갖지 않으면 즉, 하나의 비트라도 로우 값을 가지면 상기 제 2 데이터 비트 비교부(221)는 하이 값을 출력한다.
상기 테스트 결과 출력 수단(200)의 제 1 신호 조합부(214)는 상기 제 1 데이터 비트 비교부(211)와 상기 제 1 페러티 옵션부(213)의 출력 신호가 모두 로우 값을 가지므로 하이 값을 제 1 비교 신호(com1)로서 출력한다. 한편, 상기 제 1 데이터 비트 비교부(211)의 출력 신호가 하이 값을 가지면 상기 제 1 비교 신호(com1)는 로우 값으로 출력된다.
상기 테스트 결과 출력 수단(200)의 제 2 신호 조합부(224)는 상기 제 2 데이터 비트 비교부(221)와 상기 제 2 페러티 옵션부(223)의 출력 신호가 모두 로우 값을 가지므로 하이 값을 제 2 비교 신호(com1)로서 출력한다. 한편, 상기 제 2 데이터 비트 비교부(221)의 출력 신호가 하이 값을 가지면 상기 제 2 비교 신호(com2)는 로우 값으로 출력된다.
테스트 결과 출력부(230)는 상기 제 1 및 제 2 비교 신호(com1, com2)가 모두 하이 값으로 입력된다. 또한 반도체 메모리 장치가 리드 동작중 일때 하이 값을 갖는 리드 상태 신호(IOSTB)와 반전된 리드 상태 신호(IOSTBb)가 입력된다. 제 3 신호 조합부(231)는 모두 하이 값을 입력 받아 로우 값을 제 1 및 제 2 출력 제어부(232, 233)에 출력한다. 결국, 하이인 리드 상태 신호(IOSTB)와 로우인 상기 제 3 신호 조합부(231)의 출력 신호를 입력 받는 상기 제 1 출력 제어부(232)는 하이를 출력한다. 또한, 로우인 반전된 리드 상태 신호(IOSTB)와 로우인 상기 제 3 신호 조합부(231)의 출력 신호를 입력 받는 상기 제 2 출력 제어부(233)는 로우를 출력한다. 결국, 상기 제 1 출력 제어부(232)의 출력 신호를 입력받는 제 1 트랜지스터(P12)는 턴오프하고 상기 제 2 출력 제어부(233)의 출력 신호를 입력 받는 제 2 트랜지스터(P11)는 턴온된다. 따라서 상기 테스트 결과 출력부(230)는 테스트 결과 신호(Test_out)로서 하이 값을 출력하여 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 2비트 이상의 에러가 없다는 것을 보여 준다.
한편 상기 테스트 결과 출력부(230)에 입력되는 제 1 및 제 2 비교 신호(com1, com2)중 어느 하나의 신호라도 로우 값을 갖는다면 상기 테스트 결과 출력부(230)는 로우 값을 출력하여 상기 제 1 데이터(data0<0:7>) 또는 상기 제 2 데이터(data1<0:7>)가 2비트 이상의 에러가 발생하였다는 것을 알 수 있다.
다음은 상기 테스트 선택 신호(Test_sel)가 하이로 인에이블되었을 경우를 설명한다.
데이터 선택 수단(100)은 상기 테스트 선택 신호(Test_sel)를 하이 값을 입력 받는다. 따라서 상기 제 1 스위칭부(110)는 턴오프하고 제 2 스위칭부(120)가 턴온된다. 결국, 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)가 반전되어 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)로서 출력된다.
테스트 결과 출력 수단(200)은 상기 제 1 및 제 2 선택 데이터(data_sel0<0:7>, data_sel1<0:7>)와 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:3>, parb_data1<0:3>)에 따라 상기 테스트 결과 신호(Test_out)를 출력한다.
상기 제 1 선택 데이터(data_sel0<0:7>)가 모두 하이 값을 가지면 상기 제 1 데이터 비트 비교부(211)는 로우 값을 출력한다. 또한 상기 제 1 페러티 데이터(parb_data0<0:3>) 또한 모두 로우 값을 가지면 제 1 페러티 비트 비교부(212)는 하이 값을 출력한다. 상기 제 1 페러티 옵션부(213)는 하이인 상기 테스트 선택 신호(Test_sel)를 입력 받아 상기 제 1 데이터 비트 비교부(211)의 출력 신호에 따라 자신의 출력 신호 레벨을 결정한다. 따라서 상기 제 1 페러티 데이터(parb_data0<0:3>)가 모두 로우 레벨일 경우 로우를 출력하고 상기 제 1 페러티 데이터(parb_data0<0:3>)중 하나의 비트라도 하이 값을 가지면 하이를 출력한다.
결국, 상기 제 1 비교 신호(com1)는 상기 제 1 수정 데이터(data_cor0<0:7>)가 모두 하이 값을 갖고 상기 제 1 페러티 데이터(parb_data0<0:3>)가 모두 로우 값을 갖을 경우에만 하이 값을 갖는다. 또한 상기 제 2 비교 신호(com2)도 상기 제 2 수정 데이터(data_cor1<0:7>)가 모두 하이 값을 갖고 상기 제 2 페러티 데이터(parb_data1<0:7>)가 모두 로우 값을 갖을 경우에만 하이 값을 갖는다.
테스트 결과 출력부(230)는 모두 하이 값을 갖는 상기 제 1 및 제 2 비교 신호(com1, com2)가 입력되면 하이인 상기 테스트 결과 신호(Test_out)를 출력하여 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)와 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:7>, parb_data1<0:7>)들이 1비트 에러도 없다는 것을 알 수 있다. 이는 상기 제 1 및 제 2 데이터(data0<0:7>, data1<0:7>)와 상기 제 1 및 제 2 페러티 데이터(parb_data0<0:7>, parb_data1<0:7>)를 저장하는 셀들이 불량이 아님을 알 수 있다.
본 발명에 따른 데이터 에러 측정 회로를 사용하여 반도체 메모리 장치의 데이터 입출력 에러를 검사하면 1 비트 에러뿐만 아니라 2 비트 이상의 에러도 검사할 수 있고 이에 따라 데이터가 저장되는 셀을 리페어 시킴으로써 기존의 2 비트 이상의 에러만 검사할 경우보다 반도체 메모리 장치의 데이터 입출력에 관한 신뢰도를 더욱 높일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 에러 측정 회로는 1비트 데이터 에러와 2 비트 이상의 데이터 에러를 모두 판별하여 데이터가 저장된 셀들을 리 페어시킴으로써 반도체 메모리 장치의 신뢰성을 높이는 효과가 있다.
Claims (16)
- 데이터와 페러티 데이터를 비교하여 수정 데이터를 출력하는 데이터 에러 수정 수단;테스트 선택 신호에 응답하여 상기 데이터 또는 수정 데이터를 선택 데이터로서 출력하는 데이터 선택 수단; 및상기 선택 데이터와 상기 페러티 데이터를 입력으로 하고 상기 테스트 선택 신호에 응답하여 테스트 결과 신호를 출력하는 테스트 결과 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 1 항에 있어서,상기 데이터 선택 수단은상기 테스트 선택 신호에 응답하여 상기 수정 데이터를 상기 선택 데이터로서 출력하는 제 1 스위칭부, 및상기 테스트 선택 신호에 응답하여 상기 데이터를 상기 선택 데이터로서 출력하는 제 2 스위칭부를 포함하며,상기 제 1 스위칭부와 상기 제 2 스위칭부의 출력단이 연결된 노드에서 상기 선택 데이터가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 스위칭부는 상기 테스트 선택 신호에 따라상기 제 1 스위칭부가 턴온되었을 경우 상기 제 2 스위칭부는 턴오프되며,상기 제 1 스위칭부가 턴오프되었을 경우 상기 제 2 스위칭부는 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 1 항에 있어서,상기 선택 데이터는 제 1 선택 데이터, 및 제 2 선택 데이터를 포함하고,상기 페러티 데이터는 제 1 페러티 데이터, 및 제 2 페러티 데이터를 포함하며,상기 테스트 결과 출력 수단은상기 테스트 선택 신호에 응답하여 상기 제 1 선택 데이터, 및 상기 제 1 페러티 데이터의 에러를 검출하고 그 결과를 제 1 비교 신호로서 출력 하는 제 1 비교부,상기 테스트 선택 신호에 응답하여 상기 제 2 선택 데이터, 및 상기 제 2 페러티 데이터의 에러를 검출하고 그 결과를 제 2 비교 신호로서 출력하는 제 2 비교부, 및리드 명령시 상기 제 1 비교 신호와 상기 제 2 비교 신호에 응답하여 상기 테스트 결과 신호를 출력하는 테스트 결과 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 4 항에 있어서,상기 제 1 비교부는상기 제 1 선택 데이터의 각 비트를 비교하는 데이터 비트 비교부,상기 제 1 페러티 데이터의 각 비트를 비교하는 페러티 비트 비교부,상기 테스트 선택 신호에 응답하여 상기 페러티 비트 비교부의 출력 신호를 출력하는 페러티 옵션부, 및상기 데이터 비트 비교부, 및 상기 페러티 옵션부의 출력 신호를 조합하여 상기 제 1 비교 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 5 항에 있어서,상기 데이터 비트 비교부는상기 제 1 선택 데이터의 각 비트들이 모두 하이값을 가지면 로우값을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 5 항에 있어서,상기 페러티 비트 비교부는상기 제 1 페러티 데이터의 각 비트들이 모두 로우값을 가지면 로우값을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 5 항에 있어서,상기 페러티 옵션부는상기 테스트 선택 신호에 응답하여 상기 페러티 비트 비교부의 출력 신호를 출력하거나 일정한 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 4 항에 있어서,상기 제 2 비교부는상기 제 2 선택 데이터의 각 비트를 비교하는 데이터 비트 비교부,상기 제 2 페러티 데이터의 각 비트를 비교하는 페러티 비트 비교부,상기 테스트 선택 신호에 응답하여 상기 페러티 비트 비교부의 출력 신호를 출력하는 페러티 옵션부, 및상기 데이터 비트 비교부와 상기 페러티 옵션부의 출력 신호를 조합하여 제 2 비교 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 9 항에 있어서,상기 데이터 비트 비교부는상기 제 2 선택 데이터의 각 비트들이 모두 하이값을 가지면 로우값을 출력 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 9 항에 있어서,상기 페러티 비트 비교부는상기 제 2 페러티 데이터의 각 비트들이 모두 로우값을 가지면 로우값을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 9 항에 있어서,상기 페러티 옵션부는상기 테스트 선택 신호에 응답하여 상기 페러티 비트 비교부의 출력 신호를 출력하거나 일정한 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 4 항에 있어서,상기 테스트 결과 출력부는상기 제 1 비교 신호와 상기 제 2 비교 신호를 입력으로 하는 신호 조합부,상기 리드 명령시 상기 신호 조합부의 출력 신호를 상기 테스트 결과 신호로서 출력하기 위한 제 1 및 제 2 출력 제어부, 및상기 제 1 및 제 2 출력 제어부의 출력 신호를 상기 테스트 결과 신호로서 출력하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이 터 에러 측정 회로.
- 제 13 항에 있어서,상기 제 1 출력 제어부는리드 상태 신호에 응답하여 상기 신호 조합부의 출력 신호를 상기 테스트 결과 신호로서 출력하기 위한 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 13 항에 있어서,상기 제 2 출력 제어부는리드 상태 신호에 응답하여 상기 신호 조합부의 출력 신호를 상기 테스트 결과 신호로서 출력하기 위한 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
- 제 13 항에 있어서,상기 신호 생성부는드레인단에 접지단이 연결되고 게이트단에 상기 제 1 출력 제어부의 출력 신호를 입력 받는 제 1 트랜지스터, 및소오스단에 외부 전압을 인가받고 게이트단에 상기 제 2 출력 제어부의 출력 신호를 입력 받으며 드레인단에 상기 제 1 트랜지스터의 소오스단이 연결된 제 2 트랜지스터를 포함하며,상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에서 상기 테스트 결과 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 에러 측정 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070014067A KR100803373B1 (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 데이터 에러 측정 회로 |
| US11/962,819 US8370708B2 (en) | 2007-02-09 | 2007-12-21 | Data error measuring circuit for semiconductor memory apparatus |
| JP2008027722A JP2008198341A (ja) | 2007-02-09 | 2008-02-07 | 半導体記憶装置のデータエラー測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070014067A KR100803373B1 (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 데이터 에러 측정 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100803373B1 true KR100803373B1 (ko) | 2008-02-13 |
Family
ID=39343251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070014067A KR100803373B1 (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 데이터 에러 측정 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8370708B2 (ko) |
| JP (1) | JP2008198341A (ko) |
| KR (1) | KR100803373B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102238706B1 (ko) | 2014-11-28 | 2021-04-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| CN106328209B (zh) * | 2015-06-30 | 2020-01-21 | 中国科学院电子学研究所 | 存储器单粒子多位翻转容错方法及电路 |
| CN114121121B (zh) * | 2022-01-27 | 2022-04-26 | 合肥悦芯半导体科技有限公司 | 一种测试电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026236A (ko) * | 1997-09-23 | 1999-04-15 | 윤종용 | 반도체 메모리 테스트용 에러체크 및 정정회로 |
| KR19990060758A (ko) * | 1997-12-31 | 1999-07-26 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693192A (en) | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Diagnosis system |
| JPS6011952A (ja) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | 誤り訂正機構付半導体メモリ装置 |
| JPH01260699A (ja) | 1988-04-12 | 1989-10-17 | Nec Corp | 記憶回路 |
| JPH06325595A (ja) * | 1991-03-27 | 1994-11-25 | Nec Kyushu Ltd | 誤り訂正回路付きｐｒｏｍ装置 |
| JP2821278B2 (ja) * | 1991-04-15 | 1998-11-05 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JP3199021B2 (ja) * | 1998-03-19 | 2001-08-13 | 日本電気株式会社 | 半導体メモリ装置、該半導体メモリ装置の検査方法及び使用方法 |
| US6370668B1 (en) * | 1999-07-23 | 2002-04-09 | Rambus Inc | High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes |
| US6754858B2 (en) * | 2001-03-29 | 2004-06-22 | International Business Machines Corporation | SDRAM address error detection method and apparatus |
| US7308621B2 (en) * | 2002-04-30 | 2007-12-11 | International Business Machines Corporation | Testing of ECC memories |
| JP2004234770A (ja) | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置とテスト方法 |
| US6826113B2 (en) * | 2003-03-27 | 2004-11-30 | International Business Machines Corporation | Synchronous dynamic random access memory device having memory command cancel function |
| JP4336168B2 (ja) | 2003-09-08 | 2009-09-30 | 株式会社ルネサステクノロジ | Ｅｃｃ機能付き半導体記憶装置 |
| JP2005242797A (ja) * | 2004-02-27 | 2005-09-08 | Oki Electric Ind Co Ltd | エラー訂正回路 |
| JP2006012360A (ja) | 2004-06-29 | 2006-01-12 | Toshiba Corp | 半導体記憶装置 |
| US7546517B2 (en) * | 2004-08-03 | 2009-06-09 | President And Fellows Of Harvard College | Error-correcting circuit for high density memory |
| KR100632952B1 (ko) * | 2004-09-30 | 2006-10-11 | 삼성전자주식회사 | 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치 |
| US7257762B2 (en) * | 2004-10-07 | 2007-08-14 | Lsi Corporation | Memory interface with write buffer and encoder |
| JP4578226B2 (ja) * | 2004-12-17 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7373583B2 (en) * | 2005-05-19 | 2008-05-13 | Infineon Technologies North America Corp. | ECC flag for testing on-chip error correction circuit |
| JP2007149222A (ja) | 2005-11-28 | 2007-06-14 | Toshiba Lsi System Support Kk | 半導体メモリおよびメモリシステム |
| US7779334B2 (en) * | 2006-06-26 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory having an ECC system |
-
2007
- 2007-02-09 KR KR1020070014067A patent/KR100803373B1/ko not_active IP Right Cessation
- 2007-12-21 US US11/962,819 patent/US8370708B2/en active Active
-
2008
- 2008-02-07 JP JP2008027722A patent/JP2008198341A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026236A (ko) * | 1997-09-23 | 1999-04-15 | 윤종용 | 반도체 메모리 테스트용 에러체크 및 정정회로 |
| KR19990060758A (ko) * | 1997-12-31 | 1999-07-26 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8370708B2 (en) | 2013-02-05 |
| JP2008198341A (ja) | 2008-08-28 |
| US20080195909A1 (en) | 2008-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10199122B2 (en) | Short detection and inversion | |
| US10803971B2 (en) | Device for supporting error correction code and test method thereof | |
| US7478308B1 (en) | Error-correction memory architecture for testing production | |
| KR20140003100A (ko) | Ｅｃｃ 회로를 포함하는 반도체 장치 | |
| US8730743B2 (en) | Repair method and integrated circuit using the same | |
| US8281219B2 (en) | Error correction code (ECC) circuit test mode | |
| KR101991900B1 (ko) | 메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| US10552261B2 (en) | Semiconductor device and memory module | |
| US20090187809A1 (en) | Integrated circuit including an ecc error counter | |
| US7688640B2 (en) | Flash memory device and method for driving the same | |
| US8593886B2 (en) | Semiconductor system including semiconductor device | |
| KR100803373B1 (ko) | 반도체 메모리 장치의 데이터 에러 측정 회로 | |
| CN110046056B (zh) | 检测并校正数据错误的存储器件及其操作方法 | |
| US10665297B2 (en) | Memory systems for memory devices and methods of operating the memory systems | |
| US9299403B2 (en) | Semiconductor devices and semiconductor systems including the same | |
| KR102389722B1 (ko) | 반도체 메모리 장치 | |
| US9053772B2 (en) | Method for conducting reference voltage training | |
| US9312028B2 (en) | Method for detecting permanent faults of an address decoder of an electronic memory device | |
| US11928021B2 (en) | Systems and methods for address fault detection | |
| US11475971B1 (en) | Semiconductor device and semiconductor system for testing error correction circuit | |
| CN112185454B (zh) | 故障信息控制电路、半导体装置以及故障信息控制方法 | |
| US20240096437A1 (en) | Memory device including error correction device | |
| CN108694987B (zh) | 半导体存储装置及其测试方法 | |
| JP2024050162A (ja) | 半導体装置及びそのテスト方法 | |
| KR20230021409A (ko) | 트레이닝동작을 수행하기 위한 반도체시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120126 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |