JP3199021B2 - 半導体メモリ装置、該半導体メモリ装置の検査方法及び使用方法 - Google Patents
半導体メモリ装置、該半導体メモリ装置の検査方法及び使用方法Info
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- JP3199021B2 JP3199021B2 JP07042998A JP7042998A JP3199021B2 JP 3199021 B2 JP3199021 B2 JP 3199021B2 JP 07042998 A JP07042998 A JP 07042998A JP 7042998 A JP7042998 A JP 7042998A JP 3199021 B2 JP3199021 B2 JP 3199021B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ装
置、該半導体メモリ装置の検査方法及び使用方法に係
り、詳しくは、誤り検出・訂正機能を持つ半導体メモリ
装置、該半導体メモリ装置の検査方法及び使用方法に関
する。
置、該半導体メモリ装置の検査方法及び使用方法に係
り、詳しくは、誤り検出・訂正機能を持つ半導体メモリ
装置、該半導体メモリ装置の検査方法及び使用方法に関
する。
【０００２】
【従来の技術】従来から、半導体メモリ装置には、デー
タを記憶するための半導体メモリの外に、誤り検出訂正
（Error Checking and Correcting：以下、ＥＣＣと記
す）回路を内蔵するものがある。このような上記半導体
メモリ装置が特開平１−２０９５５２号公報に開示され
ている。上記公報に記載の半導体メモリ装置によれば、
データの書き込み・読み出しの際に、誤りがデータに発
生しても、上記半導体メモリ装置自身が上記誤りを訂正
するので、上記半導体メモリ装置の信頼性が向上され
る。また、上記ＥＣＣ回路を内蔵する半導体メモリ装置
には、上記ＥＣＣ回路の動作をチェックして、信頼性を
さらに高めるものがある。
タを記憶するための半導体メモリの外に、誤り検出訂正
（Error Checking and Correcting：以下、ＥＣＣと記
す）回路を内蔵するものがある。このような上記半導体
メモリ装置が特開平１−２０９５５２号公報に開示され
ている。上記公報に記載の半導体メモリ装置によれば、
データの書き込み・読み出しの際に、誤りがデータに発
生しても、上記半導体メモリ装置自身が上記誤りを訂正
するので、上記半導体メモリ装置の信頼性が向上され
る。また、上記ＥＣＣ回路を内蔵する半導体メモリ装置
には、上記ＥＣＣ回路の動作をチェックして、信頼性を
さらに高めるものがある。
【０００３】このような上記半導体メモリ装置を図１０
に示す。図１０の半導体メモリ装置は、アドレスレジス
タ１０１、書込みデータレジスタ１０２、誤り訂正符号
生成回路１０３、記憶回路１０４、切替え回路１０５、
誤り検出回路１０６、誤り検出フラグレジスタ１０７、
誤り訂正回路１０８、読出しデータレジスタ１０９及び
テストモードレジスタ１１０を備えてなっている。上記
半導体メモリ装置には、アドレスレジスタ１０１、書込
みデータレジスタ１０２、誤り検出フラグレジスタ１０
７、読出しデータレジスタ１０９及びテストモードレジ
スタ１１０に接続されたバス（図示を省略）を介して、
外部装置（図示を省略）が接続される。
に示す。図１０の半導体メモリ装置は、アドレスレジス
タ１０１、書込みデータレジスタ１０２、誤り訂正符号
生成回路１０３、記憶回路１０４、切替え回路１０５、
誤り検出回路１０６、誤り検出フラグレジスタ１０７、
誤り訂正回路１０８、読出しデータレジスタ１０９及び
テストモードレジスタ１１０を備えてなっている。上記
半導体メモリ装置には、アドレスレジスタ１０１、書込
みデータレジスタ１０２、誤り検出フラグレジスタ１０
７、読出しデータレジスタ１０９及びテストモードレジ
スタ１１０に接続されたバス（図示を省略）を介して、
外部装置（図示を省略）が接続される。
【０００４】上記半導体メモリ装置に接続されている上
記外部装置が、記憶回路１０４に対して、データの書き
込みをする際には、通常モードを示す信号をテストモー
ドレジスタ１１０に加える。テストモードレジスタ１１
０は、上記信号を受け取ると、上記信号を制御信号ｈ２
として切替え回路１０５に加える。切替え回路１０５
は、通常モードを示す制御信号ｈ２を受け取ると、記憶
回路１０４を誤り検出回路１０６及び誤り訂正回路１０
８に接続する。この後、上記外部装置は、記憶回路１０
４に書き込むデータを書込みデータレジスタ１０２に加
える。書込みデータレジスタ１０２は、上記データを受
け取ると、上記データを誤り訂正符号生成回路１０３に
加える。誤り訂正符号生成回路１０３は、上記データに
対して誤り訂正符号を生成する。この後、誤り訂正符号
生成回路１０３は、生成した誤り訂正符号を上記データ
に付加して、書込みデータｈ３として記憶回路１０４に
送る。
記外部装置が、記憶回路１０４に対して、データの書き
込みをする際には、通常モードを示す信号をテストモー
ドレジスタ１１０に加える。テストモードレジスタ１１
０は、上記信号を受け取ると、上記信号を制御信号ｈ２
として切替え回路１０５に加える。切替え回路１０５
は、通常モードを示す制御信号ｈ２を受け取ると、記憶
回路１０４を誤り検出回路１０６及び誤り訂正回路１０
８に接続する。この後、上記外部装置は、記憶回路１０
４に書き込むデータを書込みデータレジスタ１０２に加
える。書込みデータレジスタ１０２は、上記データを受
け取ると、上記データを誤り訂正符号生成回路１０３に
加える。誤り訂正符号生成回路１０３は、上記データに
対して誤り訂正符号を生成する。この後、誤り訂正符号
生成回路１０３は、生成した誤り訂正符号を上記データ
に付加して、書込みデータｈ３として記憶回路１０４に
送る。
【０００５】データの書き込みの際には、上記外部装置
は、書き込みの指示とアドレスとを示す信号をアドレス
レジスタ１０１に加える。上記アドレスレジスタ１０１
は、上記信号を受け取ると、上記信号をアドレス信号ｈ
１として記憶回路１０４に加える。記憶回路１０４は、
アドレス信号ｈ１を受け取ると、アドレス信号ｈ１の示
すアドレスに対応する記憶領域に、書込みデータｈ３を
記憶する。データの読み出しの際には、上記外部装置
は、読み出しの指示とアドレスとを示す信号をアドレス
レジスタ１０１に加える。アドレスレジスタ１０１は、
上記信号を受け取ると、上記信号をアドレス信号ｈ１と
して記憶回路１０４に加える。記憶回路１０４は、アド
レス信号ｈ１を受け取ると、アドレス信号ｈ１の示すア
ドレスに対応する記憶領域からデータを読み出し、上記
データを読出しデータｈ４として、切替え回路１０５に
送る。切替え回路１０５は、記憶回路１０４から受け取
った読出しデータｈ４を、誤り検出回路１０６及び誤り
訂正回路１０８に送る。
は、書き込みの指示とアドレスとを示す信号をアドレス
レジスタ１０１に加える。上記アドレスレジスタ１０１
は、上記信号を受け取ると、上記信号をアドレス信号ｈ
１として記憶回路１０４に加える。記憶回路１０４は、
アドレス信号ｈ１を受け取ると、アドレス信号ｈ１の示
すアドレスに対応する記憶領域に、書込みデータｈ３を
記憶する。データの読み出しの際には、上記外部装置
は、読み出しの指示とアドレスとを示す信号をアドレス
レジスタ１０１に加える。アドレスレジスタ１０１は、
上記信号を受け取ると、上記信号をアドレス信号ｈ１と
して記憶回路１０４に加える。記憶回路１０４は、アド
レス信号ｈ１を受け取ると、アドレス信号ｈ１の示すア
ドレスに対応する記憶領域からデータを読み出し、上記
データを読出しデータｈ４として、切替え回路１０５に
送る。切替え回路１０５は、記憶回路１０４から受け取
った読出しデータｈ４を、誤り検出回路１０６及び誤り
訂正回路１０８に送る。
【０００６】誤り検出回路１０６は、読出しデータｈ４
に付加されている誤り訂正符号に基づいて、誤りが読出
しデータｈ４に有るか否かを判断する。もし、読出しデ
ータｈ４に誤りが有ると、誤り検出回路１０６は、誤り
検出を示すフラグを誤り検出フラグレジスタ１０７に送
る。誤り検出フラグレジスタ１０７は、上記フラグを保
持して、誤りの発生を外部に知らせる。同時に、誤り検
出回路１０６は、誤りの検出を示す検出結果を、誤り訂
正回路１０８に送る。誤り訂正回路１０８は、上記検出
結果に基づいて、読出しデータｈ４の誤りを訂正する。
この後、誤り訂正回路１０８は、誤り訂正をした読出し
データｈ４を、読出しデータレジスタ１０９に送る。こ
のような誤り検出回路１０６及び誤り訂正回路１０８を
図１１に示す。図１１の誤り検出回路１０６及び誤り訂
正回路１０８は、式１で示されるパリティ検査行列Ｈに
よって、誤りの有無、誤りビットの数、誤りビットの位
置などを調べる。誤り検出回路１０６は、図１１に示す
ように、シンドローム生成回路１０６−１とシンドロー
ムデコード回路１０６−２とを備えてなっている。
に付加されている誤り訂正符号に基づいて、誤りが読出
しデータｈ４に有るか否かを判断する。もし、読出しデ
ータｈ４に誤りが有ると、誤り検出回路１０６は、誤り
検出を示すフラグを誤り検出フラグレジスタ１０７に送
る。誤り検出フラグレジスタ１０７は、上記フラグを保
持して、誤りの発生を外部に知らせる。同時に、誤り検
出回路１０６は、誤りの検出を示す検出結果を、誤り訂
正回路１０８に送る。誤り訂正回路１０８は、上記検出
結果に基づいて、読出しデータｈ４の誤りを訂正する。
この後、誤り訂正回路１０８は、誤り訂正をした読出し
データｈ４を、読出しデータレジスタ１０９に送る。こ
のような誤り検出回路１０６及び誤り訂正回路１０８を
図１１に示す。図１１の誤り検出回路１０６及び誤り訂
正回路１０８は、式１で示されるパリティ検査行列Ｈに
よって、誤りの有無、誤りビットの数、誤りビットの位
置などを調べる。誤り検出回路１０６は、図１１に示す
ように、シンドローム生成回路１０６−１とシンドロー
ムデコード回路１０６−２とを備えてなっている。
【０００７】
【数１】
【０００８】シンドローム生成回路１０６−１は、読出
しデータｈ４を用いて、シンドローム値を生成するもの
であり、その回路例を図１２に示す。シンドローム生成
回路１０６−１は、ＥＸＯＲ（排他的論理和）ゲート１
０６Ａ〜１０６Ｈ，１０６Ｊを備えてなっている。読出
しデータｈ４がビットｘ０〜ｘ６で構成される場合、シ
ンドローム生成回路１０６−１は、シンドローム値ｓ
０，ｓ１，ｓ２を次の式によって算出する。なお、読出
しデータｈ４では、ｘ０〜ｘ３がデータに対応する情報
ビットであり、ｘ４〜ｘ６が誤り訂正符号に対応する検
査ビットである。 ｓ０＝ｘ１＊ｘ２＊ｘ３＊ｘ４ ｓ１＝ｘ０＊ｘ２＊ｘ３＊ｘ５ ｓ２＝ｘ０＊ｘ１＊ｘ３＊ｘ６ なお、上記４つの式の中で、符号「＊」は、排他的論理
和の演算を表す。この後、シンドローム生成回路１０６
−１は、算出したシンドローム値ｓ０，ｓ１，ｓ２を、
ＥＸＯＲゲート１０６Ｃ，１０６Ｆ，１０６Ｊからシン
ドロームデコード回路１０６−２に出力する。
しデータｈ４を用いて、シンドローム値を生成するもの
であり、その回路例を図１２に示す。シンドローム生成
回路１０６−１は、ＥＸＯＲ（排他的論理和）ゲート１
０６Ａ〜１０６Ｈ，１０６Ｊを備えてなっている。読出
しデータｈ４がビットｘ０〜ｘ６で構成される場合、シ
ンドローム生成回路１０６−１は、シンドローム値ｓ
０，ｓ１，ｓ２を次の式によって算出する。なお、読出
しデータｈ４では、ｘ０〜ｘ３がデータに対応する情報
ビットであり、ｘ４〜ｘ６が誤り訂正符号に対応する検
査ビットである。 ｓ０＝ｘ１＊ｘ２＊ｘ３＊ｘ４ ｓ１＝ｘ０＊ｘ２＊ｘ３＊ｘ５ ｓ２＝ｘ０＊ｘ１＊ｘ３＊ｘ６ なお、上記４つの式の中で、符号「＊」は、排他的論理
和の演算を表す。この後、シンドローム生成回路１０６
−１は、算出したシンドローム値ｓ０，ｓ１，ｓ２を、
ＥＸＯＲゲート１０６Ｃ，１０６Ｆ，１０６Ｊからシン
ドロームデコード回路１０６−２に出力する。
【０００９】シンドロームデコード回路１０６−２は、
シンドローム値ｓ０，ｓ１，ｓ２をデコードし、誤りの
有無、誤りビットの数及び誤りビットの位置などを算出
する。シンドロームデコード回路１０６−２は、図１２
に示すように、インバータ１０６Ｋ〜１０６Ｍ、ＮＯＲ
ゲート１０６Ｎ、インバータ１０６Ｐ及びＮＡＮＤゲー
ト１０６Ｑ〜１０６Ｔを備えてなっている。シンドロー
ムデコード回路１０６−２は、シンドローム生成回路１
０６−１からシンドローム値ｓ０，ｓ１，ｓ２を受け取
ると、次の式を用いて、誤り検出信号ＥＦを上記フラグ
としてインバータ１０６Ｐから出力し、同時に、ＥＸＯ
Ｒゲート１０８Ａ〜１０８Ｄを備えてなっている誤り訂
正回路１０８と共に、次の式を用いて、ビットｙ０〜ｙ
６を生成する。 ｙ０＝ｘ０＊（(−ｓ０)・ｓ１・ｓ２） ｙ１＝ｘ１＊（ｓ０・(−ｓ１)・ｓ２） ｙ２＝ｘ２＊（ｓ０・ｓ１・(−ｓ２)） ｙ３＝ｘ３＊（ｓ０・ｓ１・ｓ２） ｙ４＝ｘ４＊（ｓ０・(−ｓ１)・(−ｓ２)） ｙ５＝ｘ５＊（(−ｓ０)・ｓ１・(−ｓ２)） ｙ５＝ｘ５＊（(−ｓ０)・(−ｓ１)・(−ｓ２)） ＥＦ＝ｓ０＋ｓ１＋ｓ２ なお、上記８つの式の中で、符号「−」が論理反転の演
算を表し、符号「＋」が論理和の演算を表す。また、符
号「・」が論理積の演算を表す。なお、図１２の中で
は、検査ビットｘ４〜ｘ６に対応するビットｙ４〜ｙ６
用の誤り訂正回路を省略している。
シンドローム値ｓ０，ｓ１，ｓ２をデコードし、誤りの
有無、誤りビットの数及び誤りビットの位置などを算出
する。シンドロームデコード回路１０６−２は、図１２
に示すように、インバータ１０６Ｋ〜１０６Ｍ、ＮＯＲ
ゲート１０６Ｎ、インバータ１０６Ｐ及びＮＡＮＤゲー
ト１０６Ｑ〜１０６Ｔを備えてなっている。シンドロー
ムデコード回路１０６−２は、シンドローム生成回路１
０６−１からシンドローム値ｓ０，ｓ１，ｓ２を受け取
ると、次の式を用いて、誤り検出信号ＥＦを上記フラグ
としてインバータ１０６Ｐから出力し、同時に、ＥＸＯ
Ｒゲート１０８Ａ〜１０８Ｄを備えてなっている誤り訂
正回路１０８と共に、次の式を用いて、ビットｙ０〜ｙ
６を生成する。 ｙ０＝ｘ０＊（(−ｓ０)・ｓ１・ｓ２） ｙ１＝ｘ１＊（ｓ０・(−ｓ１)・ｓ２） ｙ２＝ｘ２＊（ｓ０・ｓ１・(−ｓ２)） ｙ３＝ｘ３＊（ｓ０・ｓ１・ｓ２） ｙ４＝ｘ４＊（ｓ０・(−ｓ１)・(−ｓ２)） ｙ５＝ｘ５＊（(−ｓ０)・ｓ１・(−ｓ２)） ｙ５＝ｘ５＊（(−ｓ０)・(−ｓ１)・(−ｓ２)） ＥＦ＝ｓ０＋ｓ１＋ｓ２ なお、上記８つの式の中で、符号「−」が論理反転の演
算を表し、符号「＋」が論理和の演算を表す。また、符
号「・」が論理積の演算を表す。なお、図１２の中で
は、検査ビットｘ４〜ｘ６に対応するビットｙ４〜ｙ６
用の誤り訂正回路を省略している。
【００１０】誤り検出回路１０６は、こうして生成した
上記フラグを誤り検出フラグレジスタ１０７に送る。誤
りが無い場合、上記フラグが「０（ゼロ）」を示し、誤
りが有る場合、上記フラグが「１」を示す。また、誤り
訂正回路１０８は、生成したビットｙ０〜ｙ３を読出し
データｈ４として読出しデータレジスタ１０９に送る。
このような誤り訂正符号生成回路１０３、誤り検出回路
１０６及び誤り訂正回路１０８がＥＣＣ回路を構成す
る。
上記フラグを誤り検出フラグレジスタ１０７に送る。誤
りが無い場合、上記フラグが「０（ゼロ）」を示し、誤
りが有る場合、上記フラグが「１」を示す。また、誤り
訂正回路１０８は、生成したビットｙ０〜ｙ３を読出し
データｈ４として読出しデータレジスタ１０９に送る。
このような誤り訂正符号生成回路１０３、誤り検出回路
１０６及び誤り訂正回路１０８がＥＣＣ回路を構成す
る。
【００１１】ところで、ＥＣＣ回路の誤り検出・訂正機
能が正常に動作しているか否かを調べるために、上記外
部装置は、上記ＥＣＣ回路の故障診断をする。上記ＥＣ
Ｃ回路の故障診断の際には、上記外部装置が、テストモ
ードを示す制御信号ｈ２を、テストモードレジスタ１１
０を経て切替え回路１０５に加える。切替え回路１０５
は、テストモードの制御信号ｈ２を受け取ると、記憶回
路４を切り離して、誤り訂正符号生成回路１０３を誤り
検出回路１０６及び誤り訂正回路１０８に接続する。こ
の後、上記外部装置が誤りを含む書込みデータや誤りを
含まない書込みデータを書込みデータレジスタ１０２に
加えると、上記書込みデータは、誤り訂正符号生成回路
１０３と切替え回路１０５とを経て、誤り検出回路１０
６及び誤り訂正回路１０８に加えられる。誤り検出回路
１０６及び誤り訂正回路１０８の動作は、誤り検出フラ
グレジスタ１０７のフラグと読出しデータレジスタ１０
９のデータで判明する。
能が正常に動作しているか否かを調べるために、上記外
部装置は、上記ＥＣＣ回路の故障診断をする。上記ＥＣ
Ｃ回路の故障診断の際には、上記外部装置が、テストモ
ードを示す制御信号ｈ２を、テストモードレジスタ１１
０を経て切替え回路１０５に加える。切替え回路１０５
は、テストモードの制御信号ｈ２を受け取ると、記憶回
路４を切り離して、誤り訂正符号生成回路１０３を誤り
検出回路１０６及び誤り訂正回路１０８に接続する。こ
の後、上記外部装置が誤りを含む書込みデータや誤りを
含まない書込みデータを書込みデータレジスタ１０２に
加えると、上記書込みデータは、誤り訂正符号生成回路
１０３と切替え回路１０５とを経て、誤り検出回路１０
６及び誤り訂正回路１０８に加えられる。誤り検出回路
１０６及び誤り訂正回路１０８の動作は、誤り検出フラ
グレジスタ１０７のフラグと読出しデータレジスタ１０
９のデータで判明する。
【００１２】これにより、上記外部装置は、書込みデー
タレジスタ１０２に加えたデータと読出しデータレジス
タ１０９からのデータとの比較や、誤り検出フラグレジ
スタ１０７のフラグの値により、誤り訂正符号生成回路
１０３、誤り検出回路１０６及び誤り訂正回路１０８か
ら成るＥＣＣ回路の誤り検出・訂正機能が正常に動作し
ているか否かを調べる。
タレジスタ１０２に加えたデータと読出しデータレジス
タ１０９からのデータとの比較や、誤り検出フラグレジ
スタ１０７のフラグの値により、誤り訂正符号生成回路
１０３、誤り検出回路１０６及び誤り訂正回路１０８か
ら成るＥＣＣ回路の誤り検出・訂正機能が正常に動作し
ているか否かを調べる。
【００１３】
【発明が解決しようとする課題】しかしながら、図１０
に示す上記従来技術には、次のような課題がある。すな
わち、上記外部装置が切替え回路１０５による切り替え
を制御するために、通常モードやテストモードを示す制
御信号ｈ２を切替え回路１０５に加える。このために、
上記従来の半導体メモリ装置には、制御信号ｈ２を生成
するための生成手段を必要とするという課題が発生す
る。また、上記従来の半導体メモリ装置には、制御信号
ｈ２を切替え回路１０５に加えるためのテストモードレ
ジスタ１１０が必要であるという課題も発生する。
に示す上記従来技術には、次のような課題がある。すな
わち、上記外部装置が切替え回路１０５による切り替え
を制御するために、通常モードやテストモードを示す制
御信号ｈ２を切替え回路１０５に加える。このために、
上記従来の半導体メモリ装置には、制御信号ｈ２を生成
するための生成手段を必要とするという課題が発生す
る。また、上記従来の半導体メモリ装置には、制御信号
ｈ２を切替え回路１０５に加えるためのテストモードレ
ジスタ１１０が必要であるという課題も発生する。
【００１４】この発明は、上述の事情に鑑みてなされた
もので、通常モードとテストモードとの切り替えを簡単
にし、また、誤り検出及び誤り訂正機能のテスト時間を
短縮することを可能にする半導体メモリ装置、該半導体
メモリ装置の検査方法及び使用方法を提供することを目
的としている。
もので、通常モードとテストモードとの切り替えを簡単
にし、また、誤り検出及び誤り訂正機能のテスト時間を
短縮することを可能にする半導体メモリ装置、該半導体
メモリ装置の検査方法及び使用方法を提供することを目
的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、データを記憶するｍ個の記
憶領域を具備し、入力されたアドレス信号によって指定
された記憶領域に対して、データの書き込み及び読み出
しを行う記憶部と、入力されたデータに対して、該デー
タの誤りを調べるための符号を付加し、該符号を付加し
たデータを前記記憶部に送る符号付加部と、前記アドレ
ス信号が前記記憶部の記憶領域を指定するとき、前記記
憶部からのデータを出力し、前記アドレス信号が前記記
憶部の記憶領域を指定しないとき、前記符号付加部から
のデータを出力する切替え部と、前記切替え部からデー
タを受け取ると、該データに付加されている符号に基づ
いて該データの誤りの有無を調べ、誤りを検出したとき
には、該誤りを訂正して該データを出力する誤り処理部
とを備えてなることを特徴としている。
に、請求項１記載の発明は、データを記憶するｍ個の記
憶領域を具備し、入力されたアドレス信号によって指定
された記憶領域に対して、データの書き込み及び読み出
しを行う記憶部と、入力されたデータに対して、該デー
タの誤りを調べるための符号を付加し、該符号を付加し
たデータを前記記憶部に送る符号付加部と、前記アドレ
ス信号が前記記憶部の記憶領域を指定するとき、前記記
憶部からのデータを出力し、前記アドレス信号が前記記
憶部の記憶領域を指定しないとき、前記符号付加部から
のデータを出力する切替え部と、前記切替え部からデー
タを受け取ると、該データに付加されている符号に基づ
いて該データの誤りの有無を調べ、誤りを検出したとき
には、該誤りを訂正して該データを出力する誤り処理部
とを備えてなることを特徴としている。
【００１６】請求項２記載の発明は、ｎ個の記憶領域を
記憶部分とし、ｐ個の前記記憶部分を具備し、入力され
たアドレス信号が前記記憶部分を指定した後に、該アド
レス信号が指定する前記記憶領域に対して、データの書
き込み及び読み出しをする記憶部と、入力されたデータ
に対して、該データの誤りを調べるための符号を付加
し、該符号を付加したデータを前記記憶部に送る符号付
加部と、前記アドレス信号が前記記憶部の記憶部分を指
定するとき、前記記憶部からのデータを出力し、前記ア
ドレス信号が前記記憶部の記憶部分を指定しないとき、
前記符号付加部からのデータを出力する切替え部と、前
記切替え部からデータを受け取ると、該データに付加さ
れている符号に基づいて該データの誤りの有無を調べ、
誤りを検出したときには、該誤りを訂正して該データを
出力する誤り処理部とを備えてなることを特徴としてい
る。請求項３記載の発明は、請求項１又は２記載の半導
体メモリ装置であって、前記符号付加部に入力されるデ
ータを、前記符号付加部を迂回して通す迂回部と、前記
符号付加部と前記記憶部との間に介挿され、入力された
切替え信号に応じて、前記符号付加部からのデータ又は
前記迂回部からのデータを前記記憶部に送る迂回切替え
部とを備えてなることを特徴としている。
記憶部分とし、ｐ個の前記記憶部分を具備し、入力され
たアドレス信号が前記記憶部分を指定した後に、該アド
レス信号が指定する前記記憶領域に対して、データの書
き込み及び読み出しをする記憶部と、入力されたデータ
に対して、該データの誤りを調べるための符号を付加
し、該符号を付加したデータを前記記憶部に送る符号付
加部と、前記アドレス信号が前記記憶部の記憶部分を指
定するとき、前記記憶部からのデータを出力し、前記ア
ドレス信号が前記記憶部の記憶部分を指定しないとき、
前記符号付加部からのデータを出力する切替え部と、前
記切替え部からデータを受け取ると、該データに付加さ
れている符号に基づいて該データの誤りの有無を調べ、
誤りを検出したときには、該誤りを訂正して該データを
出力する誤り処理部とを備えてなることを特徴としてい
る。請求項３記載の発明は、請求項１又は２記載の半導
体メモリ装置であって、前記符号付加部に入力されるデ
ータを、前記符号付加部を迂回して通す迂回部と、前記
符号付加部と前記記憶部との間に介挿され、入力された
切替え信号に応じて、前記符号付加部からのデータ又は
前記迂回部からのデータを前記記憶部に送る迂回切替え
部とを備えてなることを特徴としている。
【００１７】
【００１８】請求項４記載の発明は、データを記憶する
ｍ個の記憶領域を具備し、入力されたアドレス信号によ
って指定された記憶領域に対して、データの書き込み及
び読み出しを行う記憶部と、入力されたデータに対し
て、該データの誤りを調べるための符号を付加し、該符
号を付加したデータを出力する符号付加部と、前記符号
付加部に入力されるデータを、前記符号付加部を迂回し
て通す迂回部と、入力された第１切替え信号に応じて、
前記符号付加部からのデータ又は前記迂回部からのデー
タを前記記憶部に送る迂回切替え部と、前記アドレス信
号が前記記憶部の記憶領域を指定するとき、前記記憶部
からのデータを出力し、前記アドレス信号が前記記憶部
の記憶領域を指定しないとき、前記迂回切替え部からの
データを出力する切替え部と、入力された第２切替え信
号が誤り処理を示すとき、前記切替え部からデータを受
け取ると、該データに付加されている符号に基づいて該
データの誤りの有無を調べ、誤りを検出したときには、
該誤りを訂正して該データを出力し、入力された第２切
替え信号が誤り処理の解除を示すとき、前記切替え部か
ら受け取ったデータをそのまま出力する誤り処理部とを
備えてなることを特徴としている。
ｍ個の記憶領域を具備し、入力されたアドレス信号によ
って指定された記憶領域に対して、データの書き込み及
び読み出しを行う記憶部と、入力されたデータに対し
て、該データの誤りを調べるための符号を付加し、該符
号を付加したデータを出力する符号付加部と、前記符号
付加部に入力されるデータを、前記符号付加部を迂回し
て通す迂回部と、入力された第１切替え信号に応じて、
前記符号付加部からのデータ又は前記迂回部からのデー
タを前記記憶部に送る迂回切替え部と、前記アドレス信
号が前記記憶部の記憶領域を指定するとき、前記記憶部
からのデータを出力し、前記アドレス信号が前記記憶部
の記憶領域を指定しないとき、前記迂回切替え部からの
データを出力する切替え部と、入力された第２切替え信
号が誤り処理を示すとき、前記切替え部からデータを受
け取ると、該データに付加されている符号に基づいて該
データの誤りの有無を調べ、誤りを検出したときには、
該誤りを訂正して該データを出力し、入力された第２切
替え信号が誤り処理の解除を示すとき、前記切替え部か
ら受け取ったデータをそのまま出力する誤り処理部とを
備えてなることを特徴としている。
【００１９】請求項５記載の発明は、ｎ個の記憶領域を
記憶部分とし、ｐ個の前記記憶部分を具備し、入力され
たアドレス信号が前記記憶部分を指定した後に、該アド
レス信号が指定する前記記憶領域に対して、データの書
き込み及び読み出しをする記憶部と、入力されたデータ
に対して、該データの誤りを調べるための符号を付加
し、該符号を付加したデータを出力する符号付加部と、
前記符号付加部に入力されるデータを、前記符号付加部
を迂回して通す迂回部と、入力された第１切替え信号に
応じて、前記符号付加部からのデータ又は前記迂回部か
らのデータを前記記憶部に送る迂回切替え部と、前記ア
ドレス信号が前記記憶部の記憶部分を指定するとき、前
記記憶部からのデータを出力し、前記アドレス信号が前
記記憶部の記憶部分を指定しないとき、前記迂回切替え
部からのデータを出力する切替え部と、入力された第２
切替え信号が誤り処理を示すとき、前記切替え部からデ
ータを受け取ると、該データに付加されている符号に基
づいて該データの誤りの有無を調べ、誤りを検出したと
きには、該誤りを訂正して該データを出力し、入力され
た第２切替え信号が誤り処理の解除を示すとき、前記切
替え部から受け取ったデータをそのまま出力する誤り処
理部とを備えてなることを特徴としている。
記憶部分とし、ｐ個の前記記憶部分を具備し、入力され
たアドレス信号が前記記憶部分を指定した後に、該アド
レス信号が指定する前記記憶領域に対して、データの書
き込み及び読み出しをする記憶部と、入力されたデータ
に対して、該データの誤りを調べるための符号を付加
し、該符号を付加したデータを出力する符号付加部と、
前記符号付加部に入力されるデータを、前記符号付加部
を迂回して通す迂回部と、入力された第１切替え信号に
応じて、前記符号付加部からのデータ又は前記迂回部か
らのデータを前記記憶部に送る迂回切替え部と、前記ア
ドレス信号が前記記憶部の記憶部分を指定するとき、前
記記憶部からのデータを出力し、前記アドレス信号が前
記記憶部の記憶部分を指定しないとき、前記迂回切替え
部からのデータを出力する切替え部と、入力された第２
切替え信号が誤り処理を示すとき、前記切替え部からデ
ータを受け取ると、該データに付加されている符号に基
づいて該データの誤りの有無を調べ、誤りを検出したと
きには、該誤りを訂正して該データを出力し、入力され
た第２切替え信号が誤り処理の解除を示すとき、前記切
替え部から受け取ったデータをそのまま出力する誤り処
理部とを備えてなることを特徴としている。
【００２０】請求項６記載の発明は、請求項１記載の半
導体メモリ装置の検査方法であって、前記記憶部の記憶
領域を指定しないアドレス信号を、前記切替え部に加え
る第１ステップと、前記第１ステップが終了すると、検
査用のデータを前記符号付加部に加える第２ステップ
と、前記第２ステップによって入力されたデータに応じ
て、前記誤り処理部が出力するデータを受け取ると、該
データと前記第２ステップで用いたデータとを比較し
て、前記符号付加部及び前記誤り処理部の良否を判断す
る第３ステップとを含むことを特徴としている。請求項
７記載の発明は、請求項２記載の半導体メモリ装置の検
査方法であって、前記記憶部の記憶部分を指定しないア
ドレス信号を、前記切替え部に加える第１ステップと、
前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、前記第２ステップ
によって入力されたデータに応じて、前記誤り処理部が
出力するデータを受け取ると、該データと前記第２ステ
ップで用いたデータとを比較して、前記符号付加部及び
前記誤り処理部の良否を判断する第３ステップとを含む
ことを特徴としている。
導体メモリ装置の検査方法であって、前記記憶部の記憶
領域を指定しないアドレス信号を、前記切替え部に加え
る第１ステップと、前記第１ステップが終了すると、検
査用のデータを前記符号付加部に加える第２ステップ
と、前記第２ステップによって入力されたデータに応じ
て、前記誤り処理部が出力するデータを受け取ると、該
データと前記第２ステップで用いたデータとを比較し
て、前記符号付加部及び前記誤り処理部の良否を判断す
る第３ステップとを含むことを特徴としている。請求項
７記載の発明は、請求項２記載の半導体メモリ装置の検
査方法であって、前記記憶部の記憶部分を指定しないア
ドレス信号を、前記切替え部に加える第１ステップと、
前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、前記第２ステップ
によって入力されたデータに応じて、前記誤り処理部が
出力するデータを受け取ると、該データと前記第２ステ
ップで用いたデータとを比較して、前記符号付加部及び
前記誤り処理部の良否を判断する第３ステップとを含む
ことを特徴としている。
【００２１】請求項８記載の発明は、請求項３記載の半
導体メモリ装置の検査方法であって、前記記憶部の記憶
部分を指定しないアドレス信号を、前記切替え部に加え
ると共に、迂回を指示する切替え信号を前記迂回切替え
部に加える第１ステップと、前記第１ステップが終了す
ると、検査用のデータを前記符号付加部に加える第２ス
テップと、前記第２ステップによって入力されたデータ
に応じて、前記誤り処理部が出力するデータを受け取る
と、該データと前記第２ステップで用いたデータとを比
較して、前記誤り処理部の良否を判断する第３ステップ
と、前記第３ステップが終了すると、迂回の解除を指示
する切替え信号を前記迂回切替え部に加える第４ステッ
プと、前記第４ステップが終了すると、検査用のデータ
を前記符号付加部に加える第５ステップと、前記第５ス
テップによって入力されたデータに応じて、前記誤り処
理部が出力するデータを受け取ると、該データと前記第
４ステップで用いたデータとを比較して、前記符号付加
部の良否を判断する第６ステップとを含むことを特徴と
している。
導体メモリ装置の検査方法であって、前記記憶部の記憶
部分を指定しないアドレス信号を、前記切替え部に加え
ると共に、迂回を指示する切替え信号を前記迂回切替え
部に加える第１ステップと、前記第１ステップが終了す
ると、検査用のデータを前記符号付加部に加える第２ス
テップと、前記第２ステップによって入力されたデータ
に応じて、前記誤り処理部が出力するデータを受け取る
と、該データと前記第２ステップで用いたデータとを比
較して、前記誤り処理部の良否を判断する第３ステップ
と、前記第３ステップが終了すると、迂回の解除を指示
する切替え信号を前記迂回切替え部に加える第４ステッ
プと、前記第４ステップが終了すると、検査用のデータ
を前記符号付加部に加える第５ステップと、前記第５ス
テップによって入力されたデータに応じて、前記誤り処
理部が出力するデータを受け取ると、該データと前記第
４ステップで用いたデータとを比較して、前記符号付加
部の良否を判断する第６ステップとを含むことを特徴と
している。
【００２２】
【００２３】請求項９記載の発明は、請求項４記載の半
導体メモリ装置の検査方法であって、前記記憶部の記憶
部分を指定しないアドレス信号を、前記切替え部に加
え、迂回を指示する第１切替え信号を前記迂回切替え部
に加えると共に、誤り処理を示す第２切替え信号を前記
誤り処理部に加える第１ステップと、前記第１ステップ
が終了すると、検査用のデータを前記符号付加部に加え
る第２ステップと、前記第２ステップによって入力され
たデータに応じて、前記誤り処理部が出力するデータを
受け取ると、該データと前記第２ステップで用いたデー
タとを比較して、前記誤り処理部の良否を判断する第３
ステップと、前記第３ステップが終了すると、迂回の解
除を指示する切替え信号を前記迂回切替え部に加える第
４ステップと、前記第４ステップが終了すると、検査用
のデータを前記符号付加部に加える第５ステップと、前
記第５ステップによって入力されたデータに応じて、前
記誤り処理部が出力するデータを受け取ると、該データ
と前記第４ステップで用いたデータとを比較して、前記
符号付加部の良否を判断する第６ステップとを含むこと
を特徴としている。
導体メモリ装置の検査方法であって、前記記憶部の記憶
部分を指定しないアドレス信号を、前記切替え部に加
え、迂回を指示する第１切替え信号を前記迂回切替え部
に加えると共に、誤り処理を示す第２切替え信号を前記
誤り処理部に加える第１ステップと、前記第１ステップ
が終了すると、検査用のデータを前記符号付加部に加え
る第２ステップと、前記第２ステップによって入力され
たデータに応じて、前記誤り処理部が出力するデータを
受け取ると、該データと前記第２ステップで用いたデー
タとを比較して、前記誤り処理部の良否を判断する第３
ステップと、前記第３ステップが終了すると、迂回の解
除を指示する切替え信号を前記迂回切替え部に加える第
４ステップと、前記第４ステップが終了すると、検査用
のデータを前記符号付加部に加える第５ステップと、前
記第５ステップによって入力されたデータに応じて、前
記誤り処理部が出力するデータを受け取ると、該データ
と前記第４ステップで用いたデータとを比較して、前記
符号付加部の良否を判断する第６ステップとを含むこと
を特徴としている。
【００２４】請求項１０記載の発明は、請求項５記載の
半導体メモリ装置の検査方法であって、前記記憶部の記
憶部分を指定しないアドレス信号を、前記切替え部に加
え、迂回を指示する第１切替え信号を前記迂回切替え部
に加えると共に、誤り処理を示す第２切替え信号を前記
誤り処理部に加える第１ステップと、前記第１ステップ
が終了すると、検査用のデータを前記符号付加部に加え
る第２ステップと、前記第２ステップによって入力され
たデータに応じて、前記誤り処理部が出力するデータを
受け取ると、該データと前記第２ステップで用いたデー
タとを比較して、前記誤り処理部の良否を判断する第３
ステップと、前記第３ステップが終了すると、迂回の解
除を指示する切替え信号を前記迂回切替え部に加える第
４ステップと、前記第４ステップが終了すると、検査用
のデータを前記符号付加部に加える第５ステップと、前
記第５ステップによって入力されたデータに応じて、前
記誤り処理部が出力するデータを受け取ると、該データ
と前記第４ステップで用いたデータとを比較して、前記
符号付加部の良否を判断する第６ステップとを含むこと
を特徴としている。
半導体メモリ装置の検査方法であって、前記記憶部の記
憶部分を指定しないアドレス信号を、前記切替え部に加
え、迂回を指示する第１切替え信号を前記迂回切替え部
に加えると共に、誤り処理を示す第２切替え信号を前記
誤り処理部に加える第１ステップと、前記第１ステップ
が終了すると、検査用のデータを前記符号付加部に加え
る第２ステップと、前記第２ステップによって入力され
たデータに応じて、前記誤り処理部が出力するデータを
受け取ると、該データと前記第２ステップで用いたデー
タとを比較して、前記誤り処理部の良否を判断する第３
ステップと、前記第３ステップが終了すると、迂回の解
除を指示する切替え信号を前記迂回切替え部に加える第
４ステップと、前記第４ステップが終了すると、検査用
のデータを前記符号付加部に加える第５ステップと、前
記第５ステップによって入力されたデータに応じて、前
記誤り処理部が出力するデータを受け取ると、該データ
と前記第４ステップで用いたデータとを比較して、前記
符号付加部の良否を判断する第６ステップとを含むこと
を特徴としている。
【００２５】請求項１１記載の発明は、請求項４記載の
半導体メモリ装置の使用方法であって、迂回の解除を指
示する第１切替え信号を前記迂回切替え部に加えると共
に、誤り処理の解除を示す第２切替え信号を前記誤り処
理部に加えて、前記記憶部に対するデータの書き込み及
び読み出しをすることを特徴としている。請求項１２記
載の発明は、請求項５記載の半導体メモリ装置の使用方
法であって、迂回の解除を指示する第１切替え信号を前
記迂回切替え部に加えると共に、誤り処理の解除を示す
第２切替え信号を前記誤り処理部に加えて、前記記憶部
に対するデータの書き込み及び読み出しをすることを特
徴としている。
半導体メモリ装置の使用方法であって、迂回の解除を指
示する第１切替え信号を前記迂回切替え部に加えると共
に、誤り処理の解除を示す第２切替え信号を前記誤り処
理部に加えて、前記記憶部に対するデータの書き込み及
び読み出しをすることを特徴としている。請求項１２記
載の発明は、請求項５記載の半導体メモリ装置の使用方
法であって、迂回の解除を指示する第１切替え信号を前
記迂回切替え部に加えると共に、誤り処理の解除を示す
第２切替え信号を前記誤り処理部に加えて、前記記憶部
に対するデータの書き込み及び読み出しをすることを特
徴としている。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態 図１は、この発明の第１の実施の形態である半導体メモ
リ装置の構成を概略示す構成図、また、図２は、同半導
体メモリ装置の記憶回路の構成を示す構成図である。こ
の半導体メモリ装置は、図１に示すように、アドレスレ
ジスタ１、書込みデータレジスタ２、誤り訂正符号生成
回路３、記憶回路４、切替え回路５、誤り検出回路６、
誤り検出フラグレジスタ７、誤り訂正回路８及び読出し
データレジスタ９を備えてなっている。
の実施の形態について説明する。 ◇第１の実施の形態 図１は、この発明の第１の実施の形態である半導体メモ
リ装置の構成を概略示す構成図、また、図２は、同半導
体メモリ装置の記憶回路の構成を示す構成図である。こ
の半導体メモリ装置は、図１に示すように、アドレスレ
ジスタ１、書込みデータレジスタ２、誤り訂正符号生成
回路３、記憶回路４、切替え回路５、誤り検出回路６、
誤り検出フラグレジスタ７、誤り訂正回路８及び読出し
データレジスタ９を備えてなっている。
【００２７】図１に示すアドレスレジスタ１、書込みデ
ータレジスタ２、誤り訂正符号生成回路３、誤り検出回
路６、誤り検出フラグレジスタ７、誤り訂正回路８及び
読出しデータレジスタ９は、図１０に示すアドレスレジ
スタ１０１、書込みデータレジスタ１０２、誤り訂正符
号生成回路１０３、誤り検出回路１０６、誤り検出フラ
グレジスタ１０７、誤り訂正回路１０８及び読出しデー
タレジスタ１０９とそれぞれ同じであるので、これらの
説明を省略する。記憶回路４は、図２に示すように、内
部に記憶部分４１，４２，４３を備えてなっている。さ
らに、記憶部分４１，４２，４３には、データをそれぞ
れ記憶する記憶領域（図示を省略）が多数設けられてい
る。記憶回路４は、誤り訂正符号生成回路３からの書込
みデータｂを記憶するとき、また、読出しデータｃを出
力するときに、書き込みや読み出しの対象である記憶部
分４１，４２，４３及び上記記憶領域を、アドレス信号
ａに基づいて選択する。
ータレジスタ２、誤り訂正符号生成回路３、誤り検出回
路６、誤り検出フラグレジスタ７、誤り訂正回路８及び
読出しデータレジスタ９は、図１０に示すアドレスレジ
スタ１０１、書込みデータレジスタ１０２、誤り訂正符
号生成回路１０３、誤り検出回路１０６、誤り検出フラ
グレジスタ１０７、誤り訂正回路１０８及び読出しデー
タレジスタ１０９とそれぞれ同じであるので、これらの
説明を省略する。記憶回路４は、図２に示すように、内
部に記憶部分４１，４２，４３を備えてなっている。さ
らに、記憶部分４１，４２，４３には、データをそれぞ
れ記憶する記憶領域（図示を省略）が多数設けられてい
る。記憶回路４は、誤り訂正符号生成回路３からの書込
みデータｂを記憶するとき、また、読出しデータｃを出
力するときに、書き込みや読み出しの対象である記憶部
分４１，４２，４３及び上記記憶領域を、アドレス信号
ａに基づいて選択する。
【００２８】記憶回路４に加えられるアドレス信号ａ
は、記憶回路４の記憶部分４１，４２，４３及び記憶領
域の選択と、切替え回路５の制御とに用いられる。すな
わち、アドレス信号ａの上位２ビットが、記憶部分４
１，４２，４３の指定及び切替え回路５の制御に用いら
れ、アドレス信号ａの３ビット目以降が、書き込み又は
読み出しの際に、各記憶部分４１，４２，４３の上記記
憶領域の指定に用いられる。具体的には、次の表に示す
ように、アドレス信号ａの上位２ビットの値が「００」
であるときに、アドレス信号ａは、書き込み及び読み出
しの対象が記憶部分４１であることを示す。
は、記憶回路４の記憶部分４１，４２，４３及び記憶領
域の選択と、切替え回路５の制御とに用いられる。すな
わち、アドレス信号ａの上位２ビットが、記憶部分４
１，４２，４３の指定及び切替え回路５の制御に用いら
れ、アドレス信号ａの３ビット目以降が、書き込み又は
読み出しの際に、各記憶部分４１，４２，４３の上記記
憶領域の指定に用いられる。具体的には、次の表に示す
ように、アドレス信号ａの上位２ビットの値が「００」
であるときに、アドレス信号ａは、書き込み及び読み出
しの対象が記憶部分４１であることを示す。
【００２９】
【表１】
【００３０】また、上位２ビットの値が「０１」である
ときに、アドレス信号ａは、記憶部分４２を対象とする
ことを示し、上位２ビットの値が「１０」であるとき
に、アドレス信号ａは、記憶部分４３を対象とすること
を示す。さらに、上位２ビットの値が「１１」であると
きには、アドレス信号ａは、記憶回路４に無い記憶部分
を示している。これにより、アドレス信号ａが記憶部分
を指定していないので、記憶回路４は、データの書き込
み及び読み出しを行わない。同時に、上位２ビットの値
が「１１」であるアドレス信号ａは、切替え回路５に対
して制御用の信号として用いられる。
ときに、アドレス信号ａは、記憶部分４２を対象とする
ことを示し、上位２ビットの値が「１０」であるとき
に、アドレス信号ａは、記憶部分４３を対象とすること
を示す。さらに、上位２ビットの値が「１１」であると
きには、アドレス信号ａは、記憶回路４に無い記憶部分
を示している。これにより、アドレス信号ａが記憶部分
を指定していないので、記憶回路４は、データの書き込
み及び読み出しを行わない。同時に、上位２ビットの値
が「１１」であるアドレス信号ａは、切替え回路５に対
して制御用の信号として用いられる。
【００３１】こうして、アドレス信号ａは、記憶回路４
の記憶部分４１，４２，４３の選択信号して用いられる
と同時に、切替え回路５の制御用の信号として用いられ
る。そして、アドレス信号ａが記憶回路４に用いられる
状態が通常モードであり、また、アドレス信号ａが切替
え回路５に用いられる状態がテストモードである。切替
え回路５は、アドレス信号ａの上位２ビットが値「０
０」、「０１」、「１０」であるとき、すなわち、アド
レス信号ａが通常モードであるとき、記憶回路４を誤り
検出回路６及び誤り訂正回路８に接続する。また、アド
レス信号ａの上位２ビットが値「１１」であるとき、す
なわち、アドレス信号ａがテストモードであるときに、
切替え回路５は、記憶回路４を切り離して、誤り訂正符
号生成回路３を誤り検出回路６及び誤り訂正回路８に接
続する。このように、切替え回路５は、アドレス信号ａ
の上位２ビットを、切り替えを制御する制御信号として
用いる。
の記憶部分４１，４２，４３の選択信号して用いられる
と同時に、切替え回路５の制御用の信号として用いられ
る。そして、アドレス信号ａが記憶回路４に用いられる
状態が通常モードであり、また、アドレス信号ａが切替
え回路５に用いられる状態がテストモードである。切替
え回路５は、アドレス信号ａの上位２ビットが値「０
０」、「０１」、「１０」であるとき、すなわち、アド
レス信号ａが通常モードであるとき、記憶回路４を誤り
検出回路６及び誤り訂正回路８に接続する。また、アド
レス信号ａの上位２ビットが値「１１」であるとき、す
なわち、アドレス信号ａがテストモードであるときに、
切替え回路５は、記憶回路４を切り離して、誤り訂正符
号生成回路３を誤り検出回路６及び誤り訂正回路８に接
続する。このように、切替え回路５は、アドレス信号ａ
の上位２ビットを、切り替えを制御する制御信号として
用いる。
【００３２】次に、この実施の形態の動作について説明
する。データの書き込みの際に、外部装置（図示を省
略）が、記憶部分４１〜４３を指定すると共に上記記憶
部分の記憶領域を指定するアドレス信号ａを、アドレス
レジスタ１に加える。このアドレス信号ａは、通常モー
ドであるので、切替え回路５は、記憶回路４を誤り検出
回路６及び誤り訂正回路８に接続する。この状態のとき
に、上記外部装置がデータを書込みデータレジスタ２に
加えると、誤り訂正符号生成回路３が上記データに誤り
訂正符号を付加する。上記誤り訂正符号が付加された上
記データは、書込みデータｂとして記憶回路４に加えら
れる。記憶回路４は、書込みデータｂを受け取ると、ア
ドレス信号ａで指定された記憶部分の記憶領域に、書込
みデータｂを書き込む。
する。データの書き込みの際に、外部装置（図示を省
略）が、記憶部分４１〜４３を指定すると共に上記記憶
部分の記憶領域を指定するアドレス信号ａを、アドレス
レジスタ１に加える。このアドレス信号ａは、通常モー
ドであるので、切替え回路５は、記憶回路４を誤り検出
回路６及び誤り訂正回路８に接続する。この状態のとき
に、上記外部装置がデータを書込みデータレジスタ２に
加えると、誤り訂正符号生成回路３が上記データに誤り
訂正符号を付加する。上記誤り訂正符号が付加された上
記データは、書込みデータｂとして記憶回路４に加えら
れる。記憶回路４は、書込みデータｂを受け取ると、ア
ドレス信号ａで指定された記憶部分の記憶領域に、書込
みデータｂを書き込む。
【００３３】また、データ読み出しの際には、上記外部
装置が、記憶部分４１〜４３を指定すると共に上記記憶
部分の記憶領域を指定するアドレス信号ａを、アドレス
レジスタ１に加える。記憶回路４は、アドレス信号ａで
指定された記憶部分の記憶領域からデータを読み出し、
上記データを読出しデータｃとして切替え回路５に送
る。切替え回路５は、読出しデータｃを誤り検出回路６
及び誤り訂正回路８に送る。誤り検出回路６は、読出し
データｃに付加されている誤り訂正符号に基づいて、読
出しデータｃに誤りが有るか否かを判断する。読出しデ
ータｃに誤りが有ると、誤り検出回路６は、値「１」の
フラグｄ２を誤り検出フラグレジスタ７に送る。これに
より、上記外部装置は、誤りの発生を知る。同時に、誤
り検出回路６は、誤り検出を示す検出結果ｄ１を誤り訂
正回路８に送る。誤り訂正回路８は、読出しデータｃの
誤りを訂正して、読出しデータレジスタ９に送る。これ
により、上記外部装置は、誤りが訂正されたデータを受
け取る。
装置が、記憶部分４１〜４３を指定すると共に上記記憶
部分の記憶領域を指定するアドレス信号ａを、アドレス
レジスタ１に加える。記憶回路４は、アドレス信号ａで
指定された記憶部分の記憶領域からデータを読み出し、
上記データを読出しデータｃとして切替え回路５に送
る。切替え回路５は、読出しデータｃを誤り検出回路６
及び誤り訂正回路８に送る。誤り検出回路６は、読出し
データｃに付加されている誤り訂正符号に基づいて、読
出しデータｃに誤りが有るか否かを判断する。読出しデ
ータｃに誤りが有ると、誤り検出回路６は、値「１」の
フラグｄ２を誤り検出フラグレジスタ７に送る。これに
より、上記外部装置は、誤りの発生を知る。同時に、誤
り検出回路６は、誤り検出を示す検出結果ｄ１を誤り訂
正回路８に送る。誤り訂正回路８は、読出しデータｃの
誤りを訂正して、読出しデータレジスタ９に送る。これ
により、上記外部装置は、誤りが訂正されたデータを受
け取る。
【００３４】ところで、誤り訂正符号生成回路３、誤り
検出回路６及び誤り訂正回路８から成るＥＣＣ回路の誤
り検出・訂正機能が正常に動作しているか否かを調べる
場合、上記外部装置が、上位２ビットを値「１１」にし
たアドレス信号ａをアドレスレジスタ１に加える。アド
レスレジスタ１は、アドレス信号ａを記憶回路４及び切
替え回路５に送る。記憶回路４は、アドレス信号ａの上
位２ビットが値「１１」であるので、この値「１１」に
該当する記憶部分を持たない。これにより、記憶回路４
は、データの書き込み及び読み出しをしない。また、ア
ドレス信号ａの上位２ビットが値「１１」であるので、
切替え回路５は、誤り訂正符号生成回路３を誤り検出回
路６及び誤り訂正回路８に接続する。すなわち、記憶回
路４がバイパスされる。
検出回路６及び誤り訂正回路８から成るＥＣＣ回路の誤
り検出・訂正機能が正常に動作しているか否かを調べる
場合、上記外部装置が、上位２ビットを値「１１」にし
たアドレス信号ａをアドレスレジスタ１に加える。アド
レスレジスタ１は、アドレス信号ａを記憶回路４及び切
替え回路５に送る。記憶回路４は、アドレス信号ａの上
位２ビットが値「１１」であるので、この値「１１」に
該当する記憶部分を持たない。これにより、記憶回路４
は、データの書き込み及び読み出しをしない。また、ア
ドレス信号ａの上位２ビットが値「１１」であるので、
切替え回路５は、誤り訂正符号生成回路３を誤り検出回
路６及び誤り訂正回路８に接続する。すなわち、記憶回
路４がバイパスされる。
【００３５】通常モードからテストモードへの変更が終
了すると、上記外部装置は、上記ＥＣＣ回路による誤り
検出及び誤り訂正が正常に機能しているか否かを調べる
ために、ＥＣＣ回路の故障診断をする。すなわち、上記
外部装置が誤りを含むデータや誤りを含まないデータを
書込みデータレジスタ２に加える。上記データは、誤り
訂正符号生成回路３と切替え回路５とを経て、誤り検出
回路６及び誤り訂正回路８に送られる。誤り検出回路６
及び誤り訂正回路８の動作が誤り検出フラグレジスタ７
のフラグと読出しデータレジスタ９のデータとで判明す
るので、上記外部装置は、上記ＥＣＣ回路による誤り検
出・訂正機能が正常に動作しているか否かを調べること
ができる。このように、この実施の形態によれば、アド
レス信号ａによって通常モードとテストモードとを切り
替えるので、従来の制御信号を不要にすることができ
る。この結果、上記制御信号を生成するための生成手段
を不要にすることができる。また、この実施の形態によ
れば、アドレス信号ａを制御信号の代わりに用いるの
で、テストモードレジスタを不要にすることができる。
この結果、回路構成を簡単にすることができる。
了すると、上記外部装置は、上記ＥＣＣ回路による誤り
検出及び誤り訂正が正常に機能しているか否かを調べる
ために、ＥＣＣ回路の故障診断をする。すなわち、上記
外部装置が誤りを含むデータや誤りを含まないデータを
書込みデータレジスタ２に加える。上記データは、誤り
訂正符号生成回路３と切替え回路５とを経て、誤り検出
回路６及び誤り訂正回路８に送られる。誤り検出回路６
及び誤り訂正回路８の動作が誤り検出フラグレジスタ７
のフラグと読出しデータレジスタ９のデータとで判明す
るので、上記外部装置は、上記ＥＣＣ回路による誤り検
出・訂正機能が正常に動作しているか否かを調べること
ができる。このように、この実施の形態によれば、アド
レス信号ａによって通常モードとテストモードとを切り
替えるので、従来の制御信号を不要にすることができ
る。この結果、上記制御信号を生成するための生成手段
を不要にすることができる。また、この実施の形態によ
れば、アドレス信号ａを制御信号の代わりに用いるの
で、テストモードレジスタを不要にすることができる。
この結果、回路構成を簡単にすることができる。
【００３６】◇第２の実施の形態 次に、この発明の第２の実施の形態について説明する。
図３は、この発明の第２の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。この実施の形態
では、誤り訂正符号生成回路３をバイパスするようにし
た。このために、図１の構成に対して、テストモードレ
ジスタ１１、バイパス１２及び切替え回路１３を設ける
ようにした。
図３は、この発明の第２の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。この実施の形態
では、誤り訂正符号生成回路３をバイパスするようにし
た。このために、図１の構成に対して、テストモードレ
ジスタ１１、バイパス１２及び切替え回路１３を設ける
ようにした。
【００３７】テストモードレジスタ１１は、バス（図示
を省略）を介して、上記外部装置を切替え回路１３に接
続するためのものである。テストモードレジスタ１１
は、入力された切替え信号ｅを一時的に保持して、切替
え信号ｅを切替え回路１３に加える。テストモードレジ
スタ１１に加えられる切替え信号ｅには、２つの種類が
あり、一方が第１切替えを示す切替え信号ｅであり、他
方が第２切替えを示す切替え信号ｅである。バイパス１
２は、書込みデータレジスタ２から誤り訂正符号生成回
路３に加えられるデータを取り出すための経路である。
書込みデータレジスタ２は、取り出したデータを切替え
回路１３に加える。切替え回路１３は、切替え信号ｅに
応じて誤り訂正符号生成回路３とバイパス１２とを切り
替える。すなわち、切替え信号ｅが第１切替えを示すと
き、切替え回路１３は、誤り訂正符号生成回路３を記憶
回路４及び切替え回路５に接続する。また、切替え信号
ｅが第２切替えを示すとき、切替え回路１３は、バイパ
ス１２を記憶回路４及び切替え回路５に接続する。
を省略）を介して、上記外部装置を切替え回路１３に接
続するためのものである。テストモードレジスタ１１
は、入力された切替え信号ｅを一時的に保持して、切替
え信号ｅを切替え回路１３に加える。テストモードレジ
スタ１１に加えられる切替え信号ｅには、２つの種類が
あり、一方が第１切替えを示す切替え信号ｅであり、他
方が第２切替えを示す切替え信号ｅである。バイパス１
２は、書込みデータレジスタ２から誤り訂正符号生成回
路３に加えられるデータを取り出すための経路である。
書込みデータレジスタ２は、取り出したデータを切替え
回路１３に加える。切替え回路１３は、切替え信号ｅに
応じて誤り訂正符号生成回路３とバイパス１２とを切り
替える。すなわち、切替え信号ｅが第１切替えを示すと
き、切替え回路１３は、誤り訂正符号生成回路３を記憶
回路４及び切替え回路５に接続する。また、切替え信号
ｅが第２切替えを示すとき、切替え回路１３は、バイパ
ス１２を記憶回路４及び切替え回路５に接続する。
【００３８】次に、この実施の形態の動作について説明
する。通常モードでの使用に際して、上記外部装置は、
上位２ビットで記憶部分４１〜４３を指定すると共に残
りのビットで記憶領域を指定するアドレス信号ａを、ア
ドレスレジスタ１を経て記憶回路４に加える。また、上
記外部装置は、上記第１切替えを示す切替え信号ｅを、
テストモードレジスタ１１を経て、切替え回路１３に加
える。これにより、切替え回路１３は、誤り訂正符号生
成回路３を記憶回路４及び切替え回路５に接続する。こ
の状態のときに、アドレス信号ａの指示に従って、デー
タの書き込みや読み出しが行われる。
する。通常モードでの使用に際して、上記外部装置は、
上位２ビットで記憶部分４１〜４３を指定すると共に残
りのビットで記憶領域を指定するアドレス信号ａを、ア
ドレスレジスタ１を経て記憶回路４に加える。また、上
記外部装置は、上記第１切替えを示す切替え信号ｅを、
テストモードレジスタ１１を経て、切替え回路１３に加
える。これにより、切替え回路１３は、誤り訂正符号生
成回路３を記憶回路４及び切替え回路５に接続する。こ
の状態のときに、アドレス信号ａの指示に従って、デー
タの書き込みや読み出しが行われる。
【００３９】また、テストモードでの使用に際して、上
記外部装置が上記ＥＣＣ回路の故障診断をするとき、最
初に、誤り検出回路６及び誤り訂正回路８が正常に動作
しているか否かを調べる。このために、上記外部装置
は、第１の故障診断をする。すなわち、上記外部装置
は、上位２ビットを値「１１」にしたアドレス信号ａ
を、アドレスレジスタ１に加える。これにより、切替え
回路５は、切替え回路１３を誤り検出回路６及び誤り訂
正回路８に接続する。また、上記外部装置は、上記第２
切替えを示す切替え信号ｅを、テストモードレジスタ１
１を経て、切替え回路１３に加える。これにより、切替
え回路１３は、バイパス１２を記憶回路４及び切替え回
路５に接続する。
記外部装置が上記ＥＣＣ回路の故障診断をするとき、最
初に、誤り検出回路６及び誤り訂正回路８が正常に動作
しているか否かを調べる。このために、上記外部装置
は、第１の故障診断をする。すなわち、上記外部装置
は、上位２ビットを値「１１」にしたアドレス信号ａ
を、アドレスレジスタ１に加える。これにより、切替え
回路５は、切替え回路１３を誤り検出回路６及び誤り訂
正回路８に接続する。また、上記外部装置は、上記第２
切替えを示す切替え信号ｅを、テストモードレジスタ１
１を経て、切替え回路１３に加える。これにより、切替
え回路１３は、バイパス１２を記憶回路４及び切替え回
路５に接続する。
【００４０】この後、上記外部装置は、誤り訂正符号を
付加したすると共に誤りを含むデータや誤りを含まない
データを、書込みレジスタ２に加える。上記データは、
誤り訂正符号生成回路３を迂回し、バイパス１２、切替
え回路１３、切替え回路５を経て、誤り検出回路６及び
誤り訂正回路８に加えられる。誤り検出回路６及び誤り
訂正回路８の動作が誤り検出フラグレジスタ７のフラグ
と読出しデータレジスタ９のデータとで判明するので、
誤り検出回路６及び誤り訂正回路８だけが正常に機能し
ているか否かを調べることができる。上記第１の故障診
断が終了すると、上記外部装置は、上記第１切替えを示
す切替え信号ｅを、テストモードレジスタ１１を経て、
切替え回路１３に加える。これにより、切替え回路１３
は、誤り訂正符号生成回路３を記憶回路４及び切替え回
路５に接続する。
付加したすると共に誤りを含むデータや誤りを含まない
データを、書込みレジスタ２に加える。上記データは、
誤り訂正符号生成回路３を迂回し、バイパス１２、切替
え回路１３、切替え回路５を経て、誤り検出回路６及び
誤り訂正回路８に加えられる。誤り検出回路６及び誤り
訂正回路８の動作が誤り検出フラグレジスタ７のフラグ
と読出しデータレジスタ９のデータとで判明するので、
誤り検出回路６及び誤り訂正回路８だけが正常に機能し
ているか否かを調べることができる。上記第１の故障診
断が終了すると、上記外部装置は、上記第１切替えを示
す切替え信号ｅを、テストモードレジスタ１１を経て、
切替え回路１３に加える。これにより、切替え回路１３
は、誤り訂正符号生成回路３を記憶回路４及び切替え回
路５に接続する。
【００４１】この状態のときに、上記外部装置は、実施
の形態１と同じように、誤りを含むデータや誤りを含ま
ないデータにより、上記第２の故障診断をする。上記第
２の故障診断により、上記ＥＣＣ回路による誤り検出・
訂正機能が正常に動作しているか否かを調べる。しか
し、第１の故障診断により、誤り検出回路６及び誤り訂
正回路８による誤り検出・訂正機能が正常に動作してい
るか否かを既に調べたので、上記外部装置は、上記第２
の故障診断により、誤り訂正符号生成回路３だけが正常
に動作しているか否かを調べることになる。このよう
に、この実施の形態の構成によれば、上記第１及び上記
第２の故障診断により、上記ＥＣＣ回路の誤り訂正符号
生成回路３だけが正常に動作しているか否かを調べるこ
とができると共に、上記ＥＣＣ回路の誤り検出回路６及
び誤り訂正回路８による誤り検出・訂正機能が正常に動
作しているか否かを調べることができる。これにより、
故障原因が誤り訂正符号生成回路３に有るか否かを特定
することができる。
の形態１と同じように、誤りを含むデータや誤りを含ま
ないデータにより、上記第２の故障診断をする。上記第
２の故障診断により、上記ＥＣＣ回路による誤り検出・
訂正機能が正常に動作しているか否かを調べる。しか
し、第１の故障診断により、誤り検出回路６及び誤り訂
正回路８による誤り検出・訂正機能が正常に動作してい
るか否かを既に調べたので、上記外部装置は、上記第２
の故障診断により、誤り訂正符号生成回路３だけが正常
に動作しているか否かを調べることになる。このよう
に、この実施の形態の構成によれば、上記第１及び上記
第２の故障診断により、上記ＥＣＣ回路の誤り訂正符号
生成回路３だけが正常に動作しているか否かを調べるこ
とができると共に、上記ＥＣＣ回路の誤り検出回路６及
び誤り訂正回路８による誤り検出・訂正機能が正常に動
作しているか否かを調べることができる。これにより、
故障原因が誤り訂正符号生成回路３に有るか否かを特定
することができる。
【００４２】◇第３の実施の形態 次に、この発明の第３の実施の形態について説明する。
図４は、この発明の第３の実施の形態である半導体メモ
リ装置の構成を概略示す構成図、図５は、同半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
す回路図である。この半導体メモリ装置は、図４に示す
ように、アドレスレジスタ１、書込みデータレジスタ
２、誤り訂正符号生成回路３、記憶回路４、誤り検出フ
ラグレジスタ７、誤り訂正回路８、読出しデータレジス
タ９、バイパス１２、切替え回路１３、テストモードレ
ジスタ２１及び誤り検出回路２２を備えてなっている。
なお、図４において、図１及び図３と同じものについて
は、図１及び図３と同じ符号を付与して、その説明を省
略する。
図４は、この発明の第３の実施の形態である半導体メモ
リ装置の構成を概略示す構成図、図５は、同半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
す回路図である。この半導体メモリ装置は、図４に示す
ように、アドレスレジスタ１、書込みデータレジスタ
２、誤り訂正符号生成回路３、記憶回路４、誤り検出フ
ラグレジスタ７、誤り訂正回路８、読出しデータレジス
タ９、バイパス１２、切替え回路１３、テストモードレ
ジスタ２１及び誤り検出回路２２を備えてなっている。
なお、図４において、図１及び図３と同じものについて
は、図１及び図３と同じ符号を付与して、その説明を省
略する。
【００４３】テストモードレジスタ２１は、切り替えを
示す信号が上記外部装置等から加えられると、切替え信
号ｅを切替え回路１３に加え、切替え信号ｆを誤り検出
回路２２に加える。誤り検出回路２２は、図５に示すよ
うに、ＥＸＯＲゲート２２Ａ〜２２Ｈ，２２Ｊを具備す
るシンドローム生成回路２２−１と、インバータ２２Ｋ
〜２２Ｍ、ＮＯＲゲート２２Ｎ，２２Ｐ及びＮＡＮＤゲ
ート２２Ｑ〜２２Ｔを具備するシンドロームデコード回
路２２−２と、インバータ２２Ｕとを備えてなってい
る。シンドローム生成回路２２−１は、図１２のシンド
ローム生成回路１０６−１と同じであるので、説明を省
略する。
示す信号が上記外部装置等から加えられると、切替え信
号ｅを切替え回路１３に加え、切替え信号ｆを誤り検出
回路２２に加える。誤り検出回路２２は、図５に示すよ
うに、ＥＸＯＲゲート２２Ａ〜２２Ｈ，２２Ｊを具備す
るシンドローム生成回路２２−１と、インバータ２２Ｋ
〜２２Ｍ、ＮＯＲゲート２２Ｎ，２２Ｐ及びＮＡＮＤゲ
ート２２Ｑ〜２２Ｔを具備するシンドロームデコード回
路２２−２と、インバータ２２Ｕとを備えてなってい
る。シンドローム生成回路２２−１は、図１２のシンド
ローム生成回路１０６−１と同じであるので、説明を省
略する。
【００４４】シンドロームデコード回路２２−２は、シ
ンドロームデコード回路１０６−２のインバータ１０６
Ｐの代わりに、ＮＯＲゲート２２Ｐを用いるようにし
た。また、シンドロームデコード回路２２−２では、テ
ストモードレジスタ２１からの切替え信号ｆを、インバ
ータ２２Ｕを経てＮＡＮＤゲート２２Ｑ〜２２Ｔに加え
るようにした。さらに、シンドロームデコード回路２２
−２では、切替え信号ｆをＮＯＲゲート２２Ｐに加える
ようにした。これにより、切替え信号ｆが値「０」であ
るときに、インバータ２２Ｕが「１」を出力する。この
結果、ＮＡＮＤゲート２２Ｑ〜２２Ｔには、値「１」が
加えられるので、値「０」の切替え信号ｆがインバータ
２２Ｋ〜２２Ｍからの値に影響を与えることがない。ま
た、ＮＯＲゲート２２Ｐでは、値「０」の切替え信号ｆ
がＮＯＲゲート２２Ｎからの値に影響を与えることがな
い。この結果、切替え信号ｆが値「０」であるとき、シ
ンドロームデコード回路２２−２は、図１２のシンドロ
ームデコード回路１０６−２と同じ動作をする。
ンドロームデコード回路１０６−２のインバータ１０６
Ｐの代わりに、ＮＯＲゲート２２Ｐを用いるようにし
た。また、シンドロームデコード回路２２−２では、テ
ストモードレジスタ２１からの切替え信号ｆを、インバ
ータ２２Ｕを経てＮＡＮＤゲート２２Ｑ〜２２Ｔに加え
るようにした。さらに、シンドロームデコード回路２２
−２では、切替え信号ｆをＮＯＲゲート２２Ｐに加える
ようにした。これにより、切替え信号ｆが値「０」であ
るときに、インバータ２２Ｕが「１」を出力する。この
結果、ＮＡＮＤゲート２２Ｑ〜２２Ｔには、値「１」が
加えられるので、値「０」の切替え信号ｆがインバータ
２２Ｋ〜２２Ｍからの値に影響を与えることがない。ま
た、ＮＯＲゲート２２Ｐでは、値「０」の切替え信号ｆ
がＮＯＲゲート２２Ｎからの値に影響を与えることがな
い。この結果、切替え信号ｆが値「０」であるとき、シ
ンドロームデコード回路２２−２は、図１２のシンドロ
ームデコード回路１０６−２と同じ動作をする。
【００４５】切替え信号ｆが値「１」であるときに、イ
ンバータ２２Ｕは、値「０」の出力をＮＡＮＤゲート２
２Ｑ〜２２Ｔに加える。これにより、ＮＡＮＤゲート２
２Ｑ〜２２Ｔの出力が値「１」になる。この結果、誤り
検出回路２２は、誤りが無いことを示す、値「１」の検
出結果ｄ１を誤り訂正回路８に送る。同時に、切替え信
号ｆが値「１」であるときに、ＮＯＲゲート２２Ｐは、
値「０」の出力をフラグｄ２として誤り検出レジスタ７
に送る。この時のフラグｄ２は、加えられたデータに誤
りが無いことを示す。こうして、切替え信号ｆが値
「１」であるとき、シンドロームデコード回路２２−２
は、入力されたデータの誤りの有無に無関係に、上記デ
ータに誤りが無いことを示す状態に固定される。
ンバータ２２Ｕは、値「０」の出力をＮＡＮＤゲート２
２Ｑ〜２２Ｔに加える。これにより、ＮＡＮＤゲート２
２Ｑ〜２２Ｔの出力が値「１」になる。この結果、誤り
検出回路２２は、誤りが無いことを示す、値「１」の検
出結果ｄ１を誤り訂正回路８に送る。同時に、切替え信
号ｆが値「１」であるときに、ＮＯＲゲート２２Ｐは、
値「０」の出力をフラグｄ２として誤り検出レジスタ７
に送る。この時のフラグｄ２は、加えられたデータに誤
りが無いことを示す。こうして、切替え信号ｆが値
「１」であるとき、シンドロームデコード回路２２−２
は、入力されたデータの誤りの有無に無関係に、上記デ
ータに誤りが無いことを示す状態に固定される。
【００４６】次に、この実施の形態の動作について説明
する。通常モードでの使用に際して、上記外部装置は、
切替え回路１３及び誤り検出回路２２を切り替えるため
の信号をテストモードレジスタ２１に加える。これによ
り、テストモードレジスタ２１は、第１切替えを示す切
替え信号ｅを切替え回路１３に送り、値「０」を示す切
替え信号ｆを誤り検出回路２２に送る。この結果、書込
みレジスタ２からのデータは、誤り訂正符号生成回路３
と切替え回路１３とを経て記憶回路４に加えられる。ま
た、記憶回路４から読み出されたデータは、誤り訂正回
路８と誤り検出回路２２に加えられる。こうして、通常
モードによる使用が可能になる。
する。通常モードでの使用に際して、上記外部装置は、
切替え回路１３及び誤り検出回路２２を切り替えるため
の信号をテストモードレジスタ２１に加える。これによ
り、テストモードレジスタ２１は、第１切替えを示す切
替え信号ｅを切替え回路１３に送り、値「０」を示す切
替え信号ｆを誤り検出回路２２に送る。この結果、書込
みレジスタ２からのデータは、誤り訂正符号生成回路３
と切替え回路１３とを経て記憶回路４に加えられる。ま
た、記憶回路４から読み出されたデータは、誤り訂正回
路８と誤り検出回路２２に加えられる。こうして、通常
モードによる使用が可能になる。
【００４７】ところで、記憶回路４が正常動作をすると
き、高速でデータを読み書きする高速モードを利用する
ことができる。このために、上記外部装置は、切替え回
路１３及び誤り検出回路２２を切り替えるための信号を
テストモードレジスタ２１に加える。これにより、テス
トモードレジスタ２１は、第２切替えを示す切替え信号
ｅを切替え回路１３に送り、値「１」を示す切替え信号
ｆを誤り検出回路２２に送る。この結果、書込みレジス
タ２からのデータは、誤り訂正符号生成回路３を迂回
し、切替え回路１３を経て、記憶回路４に書き込まれ
る。また、値「１」の切替え信号ｆにより、誤り検出回
路２２は、読出しデータｃが常に正しいことを示す状態
に固定される。そして、誤り検出回路２２は、読出しデ
ータｃが正常であることを示す検出結果ｄ１を誤り訂正
回路８に送る。誤り訂正回路８は、検出結果ｄ１を受け
取ると、記憶回路４から読み出された読出しデータｃに
対して、誤り訂正をしないで、読出しレジスタ９に送
る。
き、高速でデータを読み書きする高速モードを利用する
ことができる。このために、上記外部装置は、切替え回
路１３及び誤り検出回路２２を切り替えるための信号を
テストモードレジスタ２１に加える。これにより、テス
トモードレジスタ２１は、第２切替えを示す切替え信号
ｅを切替え回路１３に送り、値「１」を示す切替え信号
ｆを誤り検出回路２２に送る。この結果、書込みレジス
タ２からのデータは、誤り訂正符号生成回路３を迂回
し、切替え回路１３を経て、記憶回路４に書き込まれ
る。また、値「１」の切替え信号ｆにより、誤り検出回
路２２は、読出しデータｃが常に正しいことを示す状態
に固定される。そして、誤り検出回路２２は、読出しデ
ータｃが正常であることを示す検出結果ｄ１を誤り訂正
回路８に送る。誤り訂正回路８は、検出結果ｄ１を受け
取ると、記憶回路４から読み出された読出しデータｃに
対して、誤り訂正をしないで、読出しレジスタ９に送
る。
【００４８】このように、この実施の形態の構成によれ
ば、書込みデータｂを記憶回路４に書き込む際に、誤り
訂正符号生成回路３による誤り訂正符号を書込みデータ
ｂに対して付加しない。これにより、書込みレジスタ２
からのデータを速く記憶回路４に書き込むことができ
る。また、記憶回路４からの読出しデータｃに対して誤
り訂正をしないので、読出しデータｃを速く読出しレジ
スタ９に送ることができる。この結果、記憶回路４が正
常に動作する場合、記憶回路４に対するデータの読み書
きを高速で行うことを可能にする。
ば、書込みデータｂを記憶回路４に書き込む際に、誤り
訂正符号生成回路３による誤り訂正符号を書込みデータ
ｂに対して付加しない。これにより、書込みレジスタ２
からのデータを速く記憶回路４に書き込むことができ
る。また、記憶回路４からの読出しデータｃに対して誤
り訂正をしないので、読出しデータｃを速く読出しレジ
スタ９に送ることができる。この結果、記憶回路４が正
常に動作する場合、記憶回路４に対するデータの読み書
きを高速で行うことを可能にする。
【００４９】◇第４の実施の形態 次に、この発明の第４の実施の形態について説明する。
図６は、この発明の第４の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。この実施の形態では、実施の形態
３の誤り検出回路２２の代わりに、図６に示す誤り検出
回路２３を用いるようにした。誤り検出回路２３は、図
６に示すように、シンドローム生成回路２３−１、イン
バータ２３−２、ＡＮＤゲート２３−３及びシンドロー
ムデコード回路２３−４を備えてなっている。シンドロ
ーム生成回路２３−１とシンドロームデコード回路２３
−４とは、図１２のシンドローム生成回路１０６−１と
シンドロームデコード回路１０６−２とそれぞれ同じで
あるので、説明を省略する。
図６は、この発明の第４の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。この実施の形態では、実施の形態
３の誤り検出回路２２の代わりに、図６に示す誤り検出
回路２３を用いるようにした。誤り検出回路２３は、図
６に示すように、シンドローム生成回路２３−１、イン
バータ２３−２、ＡＮＤゲート２３−３及びシンドロー
ムデコード回路２３−４を備えてなっている。シンドロ
ーム生成回路２３−１とシンドロームデコード回路２３
−４とは、図１２のシンドローム生成回路１０６−１と
シンドロームデコード回路１０６−２とそれぞれ同じで
あるので、説明を省略する。
【００５０】図６の誤り検出回路２３では、切替え信号
ｆは、インバータ２３−２を介して、ＡＮＤゲート２３
−３に加えられる。切替え信号ｆが値「０」であると
き、インバータ２３−２は、切替え信号ｆの反転出力す
なわち値「１」の切替え信号ｆをＡＮＤゲート２３−３
に加える。これにより、ＡＮＤゲート２３−３が開い
て、シンドローム生成回路２３−１からのデータがシン
ドロームデコード回路２３−４に加えられる。この結
果、誤り検出回路２３は、通常の誤り検出をする。
ｆは、インバータ２３−２を介して、ＡＮＤゲート２３
−３に加えられる。切替え信号ｆが値「０」であると
き、インバータ２３−２は、切替え信号ｆの反転出力す
なわち値「１」の切替え信号ｆをＡＮＤゲート２３−３
に加える。これにより、ＡＮＤゲート２３−３が開い
て、シンドローム生成回路２３−１からのデータがシン
ドロームデコード回路２３−４に加えられる。この結
果、誤り検出回路２３は、通常の誤り検出をする。
【００５１】切替え信号ｆが値「１」であるとき、イン
バータ２３−２は、切替え信号ｆの反転出力すなわち値
「０」の切替え信号ｆをＡＮＤゲート２３−３に加え
る。これにより、ＡＮＤゲート２３−３が閉じて、シン
ドローム生成回路２３−１からのデータがシンドローム
デコード回路２３−４に加えられない。この時、ＡＮＤ
ゲート２３−３は、値「０」の出力をシンドロームデコ
ード回路２３−４に加える。この結果、シンドロームデ
コード回路２３−４は、誤りが無いことを示す、値
「０」の検出結果ｄ１を誤り訂正回路８に加える。同時
に、シンドロームデコード回路２３−４は、値「０」の
入力により、読出しデータｃに誤りが無いことを示す、
値「０」のフラグｄ２を出力する。こうして、値「１」
の切替え信号ｆにより、誤り検出回路２３は、記憶回路
４からの読出しデータｃが常に正しいことを示す状態に
固定される。このように、この実施の形態によれば、誤
り検出回路２３を用いて、第３の実施の形態と同じよう
に、高速の読み書きを可能にする。
バータ２３−２は、切替え信号ｆの反転出力すなわち値
「０」の切替え信号ｆをＡＮＤゲート２３−３に加え
る。これにより、ＡＮＤゲート２３−３が閉じて、シン
ドローム生成回路２３−１からのデータがシンドローム
デコード回路２３−４に加えられない。この時、ＡＮＤ
ゲート２３−３は、値「０」の出力をシンドロームデコ
ード回路２３−４に加える。この結果、シンドロームデ
コード回路２３−４は、誤りが無いことを示す、値
「０」の検出結果ｄ１を誤り訂正回路８に加える。同時
に、シンドロームデコード回路２３−４は、値「０」の
入力により、読出しデータｃに誤りが無いことを示す、
値「０」のフラグｄ２を出力する。こうして、値「１」
の切替え信号ｆにより、誤り検出回路２３は、記憶回路
４からの読出しデータｃが常に正しいことを示す状態に
固定される。このように、この実施の形態によれば、誤
り検出回路２３を用いて、第３の実施の形態と同じよう
に、高速の読み書きを可能にする。
【００５２】◇第５の実施の形態 次に、この発明の第５の実施の形態について説明する。
図７は、この発明の第５の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。この実施の形態では、実施の形態
３の誤り検出回路２２の代わりに、図７に示す誤り検出
部２４を用いるようにした。誤り検出部２４は、図７に
示すように、誤り検出回路２４−１、インバータ２４−
２及びＡＮＤゲート２４−３，２４−４を備えてなって
いる。誤り検出回路２４−１は、図１の誤り検出回路６
と同じであるので、説明を省略する。
図７は、この発明の第５の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。この実施の形態では、実施の形態
３の誤り検出回路２２の代わりに、図７に示す誤り検出
部２４を用いるようにした。誤り検出部２４は、図７に
示すように、誤り検出回路２４−１、インバータ２４−
２及びＡＮＤゲート２４−３，２４−４を備えてなって
いる。誤り検出回路２４−１は、図１の誤り検出回路６
と同じであるので、説明を省略する。
【００５３】図７の誤り検出部２４では、切替え信号ｆ
は、インバータ２４−２を介して、ＡＮＤゲート２４−
３，２４−４に加えられる。切替え信号ｆが値「０」で
あるとき、インバータ２４−２は、切替え信号ｆの反転
出力すなわち値「１」の切替え信号ｆをＡＮＤゲート２
４−３，２４−４に加える。これにより、ＡＮＤゲート
２４−３，２４−４が開いて、誤り検出回路２４−１か
らの検出結果ｄ１及びフラグｄ２を通す。この結果、誤
り検出部２４は、図１０の誤り検出回路１０６と同じ様
に、通常の誤り検出をする。
は、インバータ２４−２を介して、ＡＮＤゲート２４−
３，２４−４に加えられる。切替え信号ｆが値「０」で
あるとき、インバータ２４−２は、切替え信号ｆの反転
出力すなわち値「１」の切替え信号ｆをＡＮＤゲート２
４−３，２４−４に加える。これにより、ＡＮＤゲート
２４−３，２４−４が開いて、誤り検出回路２４−１か
らの検出結果ｄ１及びフラグｄ２を通す。この結果、誤
り検出部２４は、図１０の誤り検出回路１０６と同じ様
に、通常の誤り検出をする。
【００５４】切替え信号ｆが値「１」であるとき、イン
バータ２４−２は、切替え信号ｆの反転出力すなわち値
「０」の切替え信号ｆをＡＮＤゲート２４−３，２４−
４に加える。これにより、ＡＮＤゲート２４−３，２４
−４が閉じて、誤り検出回路２４−１からの検出結果ｄ
１及びフラグｄ２の値を「０」にする。誤り検出部２４
は、値「０」のフラグｄ２により、記憶回路４からの読
出しデータｃが正しいことを示す。また、誤り検出部２
４は、誤りが無いことを示す、値「０」の検出結果ｄ１
を誤り訂正回路８に加える。これにより、誤り検出部２
４は、記憶回路４からの読出しデータｃが常に正しいこ
とを示す状態に固定される。このように、この実施の形
態によれば、誤り検出部２４を用いて、第３の実施の形
態と同じように、高速の読み書きを可能にする。
バータ２４−２は、切替え信号ｆの反転出力すなわち値
「０」の切替え信号ｆをＡＮＤゲート２４−３，２４−
４に加える。これにより、ＡＮＤゲート２４−３，２４
−４が閉じて、誤り検出回路２４−１からの検出結果ｄ
１及びフラグｄ２の値を「０」にする。誤り検出部２４
は、値「０」のフラグｄ２により、記憶回路４からの読
出しデータｃが正しいことを示す。また、誤り検出部２
４は、誤りが無いことを示す、値「０」の検出結果ｄ１
を誤り訂正回路８に加える。これにより、誤り検出部２
４は、記憶回路４からの読出しデータｃが常に正しいこ
とを示す状態に固定される。このように、この実施の形
態によれば、誤り検出部２４を用いて、第３の実施の形
態と同じように、高速の読み書きを可能にする。
【００５５】◇第６の実施の形態 次に、この発明の第６の実施の形態について説明する。
図８は、この発明の第６の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。この半導体メモ
リ装置は、図８に示すように、図３に示すテストモード
レジスタ１１及び誤り検出回路６の代わりに、図４に示
すテストモードレジスタ２１及び誤り検出回路２２を用
いるようにした。
図８は、この発明の第６の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。この半導体メモ
リ装置は、図８に示すように、図３に示すテストモード
レジスタ１１及び誤り検出回路６の代わりに、図４に示
すテストモードレジスタ２１及び誤り検出回路２２を用
いるようにした。
【００５６】これにより、記憶回路４を切り離してＥＣ
Ｃ回路の検出・訂正機能が正常に動作しているか否かを
調べることができる。この時、誤り訂正符号生成回路３
を切り離して、誤り訂正回路８及び誤り検出回路２２の
動作を調べ、この後、誤り訂正符号生成回路３の動作を
調べることができる。また、記憶回路４が正常に動作し
ているときには、誤り訂正符号生成回路３を迂回すると
共に、読出しデータｃが常に正しいことを示す状態に誤
り検出回路２２を固定することにより、記憶回路４に対
して高速の読み書きを可能にすることができる。
Ｃ回路の検出・訂正機能が正常に動作しているか否かを
調べることができる。この時、誤り訂正符号生成回路３
を切り離して、誤り訂正回路８及び誤り検出回路２２の
動作を調べ、この後、誤り訂正符号生成回路３の動作を
調べることができる。また、記憶回路４が正常に動作し
ているときには、誤り訂正符号生成回路３を迂回すると
共に、読出しデータｃが常に正しいことを示す状態に誤
り検出回路２２を固定することにより、記憶回路４に対
して高速の読み書きを可能にすることができる。
【００５７】以上、この発明の第１〜第６の実施の形態
を図面により詳述してきたが、具体的な構成は、上記実
施の形態に限られるものではなく、この発明の要旨を逸
脱しない範囲の設計変更等があっても、この発明に含ま
れる。例えば、記憶回路４は、３つの記憶部分で構成さ
れたが、３より多くの記憶部分を持つ構成としてもよ
い。また、第１〜第６の実施の形態に用いられている記
憶回路４の代わりに、図９の記憶回路３１を用いること
が可能である。記憶回路３１は、番地「０」〜番地
「ｍ」によって指定される記憶領域３１−１〜３１−
（ｍ＋１）を持つ。記憶領域３１−１〜３１−（ｍ＋
１）の数は、２のｋ乗に一致せず、２のｋ乗から２のｋ
＋１乗の間にある。記憶領域３１−１〜３１−（ｍ＋
１）の数は、この半導体メモリ装置が装着される外部装
置に必要とされるものである。
を図面により詳述してきたが、具体的な構成は、上記実
施の形態に限られるものではなく、この発明の要旨を逸
脱しない範囲の設計変更等があっても、この発明に含ま
れる。例えば、記憶回路４は、３つの記憶部分で構成さ
れたが、３より多くの記憶部分を持つ構成としてもよ
い。また、第１〜第６の実施の形態に用いられている記
憶回路４の代わりに、図９の記憶回路３１を用いること
が可能である。記憶回路３１は、番地「０」〜番地
「ｍ」によって指定される記憶領域３１−１〜３１−
（ｍ＋１）を持つ。記憶領域３１−１〜３１−（ｍ＋
１）の数は、２のｋ乗に一致せず、２のｋ乗から２のｋ
＋１乗の間にある。記憶領域３１−１〜３１−（ｍ＋
１）の数は、この半導体メモリ装置が装着される外部装
置に必要とされるものである。
【００５８】記憶回路３１は、書き込みのときに、誤り
訂正符号生成回路３からの書込みデータｂを受け取る
と、アドレスレジスタ１からのアドレス信号ａで指定さ
れたアドレスの記憶領域に、書込みデータｂを記憶す
る。また、読み出しのときに、記憶回路３１は、アドレ
スレジスタ１からのアドレス信号ａで指定されたアドレ
スの記憶領域に記憶されているデータを読み出して、読
み出したデータを読出しデータｃとして出力する。この
ような記憶回路３１を用いて、記憶領域を持たない番地
「ｎ」を指定することによって、切替え回路５を切り替
えるようにしてもよい。
訂正符号生成回路３からの書込みデータｂを受け取る
と、アドレスレジスタ１からのアドレス信号ａで指定さ
れたアドレスの記憶領域に、書込みデータｂを記憶す
る。また、読み出しのときに、記憶回路３１は、アドレ
スレジスタ１からのアドレス信号ａで指定されたアドレ
スの記憶領域に記憶されているデータを読み出して、読
み出したデータを読出しデータｃとして出力する。この
ような記憶回路３１を用いて、記憶領域を持たない番地
「ｎ」を指定することによって、切替え回路５を切り替
えるようにしてもよい。
【００５９】
【発明の効果】以上、説明したように、この発明によれ
ば、符号付加部及び誤り処理部による誤り検出・訂正機
能を調べる場合、記憶部を迂回するための、切替え回路
の切り替えをアドレス信号で行うので、従来技術が必要
とした、上記切替え回路用の制御信号を不要にすること
ができる。この結果、制御信号を生成するための手段
や、上記制御信号を切替え回路に付加するための手段が
不要になる。
ば、符号付加部及び誤り処理部による誤り検出・訂正機
能を調べる場合、記憶部を迂回するための、切替え回路
の切り替えをアドレス信号で行うので、従来技術が必要
とした、上記切替え回路用の制御信号を不要にすること
ができる。この結果、制御信号を生成するための手段
や、上記制御信号を切替え回路に付加するための手段が
不要になる。
【００６０】また、この発明により、符号付加部を迂回
して、入力されたデータを直接記憶部に加えるようにす
ると、符号付加部と誤り処理部とを切り離して、動作の
良否を検査することができる。また、この発明により、
記憶部が正常に動作することが判明したとき、符号付加
部を迂回するようにし、かつ、誤り処理部の誤り処理を
解除するようにすると、入力されたデータを記憶部に直
接加え、また、記憶部からのデータを直接出力するの
で、データの書き込みと読み出しとを高速で行うことを
可能にする。
して、入力されたデータを直接記憶部に加えるようにす
ると、符号付加部と誤り処理部とを切り離して、動作の
良否を検査することができる。また、この発明により、
記憶部が正常に動作することが判明したとき、符号付加
部を迂回するようにし、かつ、誤り処理部の誤り処理を
解除するようにすると、入力されたデータを記憶部に直
接加え、また、記憶部からのデータを直接出力するの
で、データの書き込みと読み出しとを高速で行うことを
可能にする。
【図１】この発明の第１の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。
リ装置の構成を概略示す構成図である。
【図２】同半導体メモリ装置の記憶回路の構成を示す構
成図である。
成図である。
【図３】この発明の第２の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。
リ装置の構成を概略示す構成図である。
【図４】この発明の第３の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。
リ装置の構成を概略示す構成図である。
【図５】同半導体メモリ装置に用いられる誤り検出回路
及び誤り訂正回路を示す回路図である。
及び誤り訂正回路を示す回路図である。
【図６】この発明の第４の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。
【図７】この発明の第５の実施の形態である半導体メモ
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。
リ装置に用いられる誤り検出回路及び誤り訂正回路を示
すブロック図である。
【図８】この発明の第６の実施の形態である半導体メモ
リ装置の構成を概略示す構成図である。
リ装置の構成を概略示す構成図である。
【図９】この発明の第１〜第６の実施の形態である半導
体メモリ装置に用いられる記憶回路の他の構成を概略示
す構成図である。
体メモリ装置に用いられる記憶回路の他の構成を概略示
す構成図である。
【図１０】従来の半導体メモリ装置の構成を概略示す構
成図である。
成図である。
【図１１】同半導体メモリ装置に用いられる誤り検出回
路の構成を示す構成図である。
路の構成を示す構成図である。
【図１２】同半導体メモリ装置に用いられる誤り検出回
路及び誤り訂正回路を示す回路図である。
路及び誤り訂正回路を示す回路図である。
１ アドレスレジスタ ２ 書込みデータレジスタ ３ 誤り訂正符号生成回路（符号付加部） ４ 記憶回路（記憶部） ５ 切替え回路（切替え部） ６ 誤り検出回路（誤り処理部） ７ 誤り検出フラグレジスタ ８ 誤り訂正回路（誤り処理部） ９ 読出しデータレジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 12/16 G11C 11/401 G11C 11/413 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (12)
- 【請求項１】 データを記憶するｍ（ｍは任意の自然
数、以下において同じ）個の記憶領域を具備し、入力さ
れたアドレス信号によって指定された記憶領域に対し
て、データの書き込み及び読み出しを行う記憶部と、 入力されたデータに対して、該データの誤りを調べるた
めの符号を付加し、該符号を付加したデータを前記記憶
部に送る符号付加部と、 前記アドレス信号が前記記憶部の記憶領域を指定すると
き、前記記憶部からのデータを出力し、前記アドレス信
号が前記記憶部の記憶領域を指定しないとき、前記符号
付加部からのデータを出力する切替え部と、 前記切替え部からデータを受け取ると、該データに付加
されている符号に基づいて該データの誤りの有無を調
べ、誤りを検出したときには、該誤りを訂正して該デー
タを出力する誤り処理部とを備えてなることを特徴とす
る半導体メモリ装置。 - 【請求項２】 ｎ（ｎは任意の自然数、以下において同
じ）個の記憶領域を記憶部分とし、ｐ（ｐは任意の自然
数、以下において同じ）個の前記記憶部分を具備し、入
力されたアドレス信号が前記記憶部分を指定した後に、
該アドレス信号が指定する前記記憶領域に対して、デー
タの書き込み及び読み出しをする記憶部と、 入力されたデータに対して、該データの誤りを調べるた
めの符号を付加し、該符号を付加したデータを前記記憶
部に送る符号付加部と、 前記アドレス信号が前記記憶部の記憶部分を指定すると
き、前記記憶部からのデータを出力し、前記アドレス信
号が前記記憶部の記憶部分を指定しないとき、前記符号
付加部からのデータを出力する切替え部と、 前記切替え部からデータを受け取ると、該データに付加
されている符号に基づいて該データの誤りの有無を調
べ、誤りを検出したときには、該誤りを訂正して該デー
タを出力する誤り処理部とを備えてなることを特徴とす
る半導体メモリ装置。 - 【請求項３】 前記符号付加部に入力されるデータを、
前記符号付加部を迂回して通す迂回部と、 前記符号付加部と前記記憶部との間に介挿され、入力さ
れた切替え信号に応じて、前記符号付加部からのデータ
又は前記迂回部からのデータを前記記憶部に送る迂回切
替え部とを備えてなることを特徴とする請求項１又は２
記載の半導体メモリ装置。 - 【請求項４】 データを記憶するｍ個の記憶領域を具備
し、入力されたアドレス信号によって指定された記憶領
域に対して、データの書き込み及び読み出しを行う記憶
部と、 入力されたデータに対して、該データの誤りを調べるた
めの符号を付加し、該符号を付加したデータを出力する
符号付加部と、 前記符号付加部に入力されるデータを、前記符号付加部
を迂回して通す迂回部と、 入力された第１切替え信号に応じて、前記符号付加部か
らのデータ又は前記迂回部からのデータを前記記憶部に
送る迂回切替え部と、 前記アドレス信号が前記記憶部の記憶領域を指定すると
き、前記記憶部からのデータを出力し、前記アドレス信
号が前記記憶部の記憶領域を指定しないとき、前記迂回
切替え部からのデータを出力する切替え部と、 入力された第２切替え信号が誤り処理を示すとき、前記
切替え部からデータを受け取ると、該データに付加され
ている符号に基づいて該データの誤りの有無を調べ、誤
りを検出したときには、該誤りを訂正して該データを出
力し、入力された第２切替え信号が誤り処理の解除を示
すとき、前記切替え部から受け取ったデータをそのまま
出力する誤り処理部とを備えてなることを特徴とする半
導体メモリ装置。 - 【請求項５】 ｎ個の記憶領域を記憶部分とし、ｐ個の
前記記憶部分を具備し、入力されたアドレス信号が前記
記憶部分を指定した後に、該アドレス信号が指定する前
記記憶領域に対して、データの書き込み及び読み出しを
する記憶部と、入力されたデータに対して、該データの
誤りを調べるための符号を付加し、該符号を付加したデ
ータを出力する符号付加部と、 前記符号付加部に入力されるデータを、前記符号付加部
を迂回して通す迂回部と、 入力された第１切替え信号に応じて、前記符号付加部か
らのデータ又は前記迂回部からのデータを前記記憶部に
送る迂回切替え部と、 前記アドレス信号が前記記憶部の記憶部分を指定すると
き、前記記憶部からのデータを出力し、前記アドレス信
号が前記記憶部の記憶部分を指定しないとき、前記迂回
切替え部からのデータを出力する切替え部と、 入力された第２切替え信号が誤り処理を示すとき、前記
切替え部からデータを受け取ると、該データに付加され
ている符号に基づいて該データの誤りの有無を調べ、誤
りを検出したときには、該誤りを訂正して該データを出
力し、入力された第２切替え信号が誤り処理の解除を示
すとき、前記切替え部から受け取ったデータをそのまま
出力する誤り処理部とを備えてなることを特徴とする半
導体メモリ装置。 - 【請求項６】 請求項１記載の半導体メモリ装置の検査
方法であって、 前記記憶部の記憶領域を指定しないアドレス信号を、前
記切替え部に加える第１ステップと、 前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、 前記第２ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第２ステップで用いたデータとを比較して、前
記符号付加部及び前記誤り処理部の良否を判断する第３
ステップとを含むことを特徴とする半導体メモリ装置の
検査方法。 - 【請求項７】 請求項２記載の半導体メモリ装置の検査
方法であって、 前記記憶部の記憶部分を指定しないアドレス信号を、前
記切替え部に加える第１ステップと、 前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、 前記第２ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第２ステップで用いたデータとを比較して、前
記符号付加部及び前記誤り処理部の良否を判断する第３
ステップとを含むことを特徴とする半導体メモリ装置の
検査方法。 - 【請求項８】 請求項３記載の半導体メモリ装置の検査
方法であって、 前記記憶部の記憶部分を指定しないアドレス信号を、前
記切替え部に加えると共に、迂回を指示する切替え信号
を前記迂回切替え部に加える第１ステップと、前記第１
ステップが終了すると、検査用のデータを前記符号付加
部に加える第２ステップと、 前記第２ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第２ステップで用いたデータとを比較して、前
記誤り処理部の良否を判断する第３ステップと、 前記第３ステップが終了すると、迂回の解除を指示する
切替え信号を前記迂回切替え部に加える第４ステップ
と、 前記第４ステップが終了すると、検査用のデータを前記
符号付加部に加える第５ステップと、 前記第５ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第４ステップで用いたデータとを比較して、前
記符号付加部の良否を判断する第６ステップとを含むこ
とを特徴とする半導体メモリ装置の検査方法。 - 【請求項９】 請求項４記載の半導体メモリ装置の検査
方法であって、 前記記憶部の記憶部分を指定しないアドレス信号を、前
記切替え部に加え、迂回を指示する第１切替え信号を前
記迂回切替え部に加えると共に、誤り処理を示す第２切
替え信号を前記誤り処理部に加える第１ステップと、 前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、 前記第２ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第２ステップで用いたデータとを比較して、前
記誤り処理部の良否を判断する第３ステップと、 前記第３ステップが終了すると、迂回の解除を指示する
切替え信号を前記迂回切替え部に加える第４ステップ
と、 前記第４ステップが終了すると、検査用のデータを前記
符号付加部に加える第５ステップと、 前記第５ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第４ステップで用いたデータとを比較して、前
記符号付加部の良否を判断する第６ステップとを含むこ
とを特徴とする半導体メモリ装置の検査方法。 - 【請求項１０】 請求項５記載の半導体メモリ装置の検
査方法であって、 前記記憶部の記憶部分を指定しないアドレス信号を、前
記切替え部に加え、迂回を指示する第１切替え信号を前
記迂回切替え部に加えると共に、誤り処理を示す第２切
替え信号を前記誤り処理部に加える第１ステップと、 前記第１ステップが終了すると、検査用のデータを前記
符号付加部に加える第２ステップと、 前記第２ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第２ステップで用いたデータとを比較して、前
記誤り処理部の良否を判断する第３ステップと、 前記第３ステップが終了すると、迂回の解除を指示する
切替え信号を前記迂回切替え部に加える第４ステップ
と、 前記第４ステップが終了すると、検査用のデータを前記
符号付加部に加える第５ステップと、 前記第５ステップによって入力されたデータに応じて、
前記誤り処理部が出力するデータを受け取ると、該デー
タと前記第４ステップで用いたデータとを比較して、前
記符号付加部の良否を判断する第６ステップとを含むこ
とを特徴とする半導体メモリ装置の検査方法。 - 【請求項１１】 請求項４記載の半導体メモリ装置の使
用方法であって、 迂回の解除を指示する第１切替え信号を前記迂回切替え
部に加えると共に、誤り処理の解除を示す第２切替え信
号を前記誤り処理部に加えて、前記記憶部に対するデー
タの書き込み及び読み出しをすることを特徴とする半導
体メモリ装置の使用方法。 - 【請求項１２】 請求項５記載の半導体メモリ装置の使
用方法であって、 迂回の解除を指示する第１切替え信号を前記迂回切替え
部に加えると共に、誤り処理の解除を示す第２切替え信
号を前記誤り処理部に加えて、前記記憶部に対するデー
タの書き込み及び読み出しをすることを特徴とする半導
体メモリ装置の使用方法。
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