JPS58186851A - 誤り検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野の説明） 本発明はマイクロプログラム制御形の情報処理装置に使
用される誤り検査装置に関し、特にこのような情報処理
装置におけるマイクロ命令の読出しを検査するだめの誤
り検査装置に関する。

（従来技術の説明） 情報処理装置の初期設定時における動作のひとつに、情
報処理装置内の各ハードウェアの正当性を検査する過程
がある。特に、マイクロプログラム制御形の情報処理装
置におｈては内蔵制御記憶回路から読出されるマイクロ
命令の内容を検査するだめの検査装置の試験を行わ々け
ればなら々い。斯かる検査装置の試験にお−ては、奇偶
検査、または倶り訂正符号検査を行って誤りを発見する
ことができる様な複数語のマイクロ命令があらかじめ制
御記・胴回路に記憶しである。この様にしておげば、複
数語のマイクロ命令を逐次読出したときに倶りが検出さ
れるので、これによって検査装置が正しく動作している
か否かを確認し、正しくへ動作を立証することができる
。

従来、このような検査装−′の試験はマイクロプログラ
ムによって行われていたため、その市制御が複雑になり
、ハードウェアの量が増加する傾向にあった。すなわち
、マイクロ命令の実行を逐次矛盾なく訓イ卸するために
は、斯かる検査装置を試験するだめのマイクロ命令を実
行する前に、試験されるべきマイクロ命令のアドレス、
および試験後に実行すべきマイクロ命令のアドレスをあ
らかじめマイクロプログラムによって（３） 設定しておく必要があった。さらに、斯かる試験を行々
つている期間には、試験されるべきマイクロ命令がマイ
クロ命令レジスタに格納されている状態であっても、こ
のマイクロ命令の実行が阻止されるような回路機能を備
える必要があった。このため、従来方式ではハードウェ
アの鎗が著しく増大するとしり欠点があった。

（発明の詳細な説明） 本発明の目的は従来の斯かる欠点を除去するため、第１
および第２の制御論理部を具備し、第１の制御論理部が
第１の制御記憶回路と検査回路と必要なレジスタとを含
み、第２の制御論理部がマイクロプロセサと必要な回路
とを含むことにより、ハードウェアの量を少々くして構
成した誤り検査装置を提供することにある。

（発明の構成と作用の説明） 本発明による誤り訂正符号検査装置はマイクロプログラ
ム制御式の情報処理装置に使用されるものであって、第
１および第２の制御論理部を具備したものである。第１
の制御論理部は第（４） ｌの制御記憶回路と、マイクロ命令レジスタと、アドレ
スレジスタと、検査回路と、第１のバスとを含む、第２
の制御論理部は第２の制御記憶回路ト、マイクロプロセ
サと、第２のバスと、デコーダと、バスレジスタと、書
込みフリップフロップと、読出しフリップフロップと、
実行阻止フリップフロップと、アドレスセットフリップ
フロップとを含む。

第１の制御記憶回路はマイクロ命令群より成るマイクロ
プログラムの一部を記′ｌするものである。マイクロ命
令レジスタは第１の制御記憶回路から読出したマイクロ
命令を個々に格納するものである。アドレスレジスタは
第１の制御記憶回路のアドレスを表わしているアドレス
情報を格納する回路である。検査回路は、例えばマイク
ロ命令レジスタの内容の誤りに対して誤り訂正符号によ
る検査を行い、誤りが訂正可能であればマイクロ命令レ
ジスタの内容を訂正させ、誤りが訂正不可能であれば誤
り信号を送出するものである。検査回路は奇偶検査を行
うものであってもよい。第１のバスはマイクロ命令レジ
スタ、ならびにアドレスレジスタと第２の制御論理部と
の間でデータ、あるいは制御情報を転送するだめのもの
である。第２の制御記憶回路はマイクロ命令群より成る
マイクロプログラムの他の一部を記憶する亀のである。

マイクロプロセサは第２の制御記憶回路から読出された
マイクロ命令群を個々に実行する回路である。

第２のバスはマイクロプロセサに直接接続されて込て、
データ、あるいは制御情報を転送するためのものである
。デコーダは第２のバスから転送されたデータ、あるい
は制御情報をｗｌ読する回路である。バスレジスタは第
１のバスに転送すべきデータ、あるいは制御情報を一時
記憶する回路である。書込みフリップフロップは書込み
信号をセットして、ラッチしておくだめの回路である。

書込み信号はデコーダから送出され、第１の制御記憶回
路に対して書込みを指示するための信号である。読出し
フリップフロップは読出し信号をセットして、ラッチし
ておくための回路である。胱出し信号はデコーダから送
出され、第１の制御記憶回路に対して読出しを指示する
ための信号である。実行ＩＳＳ旧ソフリップフロツブ実
行阻止信号をセットして、ラッチしておくための回路で
ある。実行１慣止信号はデコーダから送出され、第１の
制御記憶回路に格納されているマイクロプログラムの実
行を阻止するだめの信号である。アドレスセットフリッ
プフロップはアドレスセット信号をセットして、ラッチ
しておくだめの回路である。アドレスセット信号はデコ
ーダから送出され、第１の制御記憶回路のアドレスを第
１のバスからアドレスレジスタに転送する時に８媛な信
号である。

（実施例の説明） 次に、本発明の実施例につ論て図面を参照して説明する
。第１図は本発明に依って構成した誤り訂正符号検査装
置の実施例のブロック図である。第１図におＡて、誤り
訂正符号検査装置は第１の制御論理部ｌと、第２の制御
論理部２とを具備している。第１の制御論理部１は第１
（７） の制−記憶回路１１と、マイクロ命令レジスタ１２と、
アドレスレジスタ１４と、検査回路１３と、第１のバス
１５ａとを具備した部分である。第２の制御論理部２は
第２の制御記憶回路２２と、マイクロプロセサ２１と、
第２のバス２１ａと、デコーダ２４と、パスレジスタ２
３と、書込みフリップ７０ツブ２５と、読出しフリップ
フロップ２６と、実行阻止フリップフロップ２７と、ア
ドレスセットフリップフロップ２８とを具備した部分で
ある。

第１の制御記憶回路１１はマイクロ命令群より成るマイ
クロプログラムの一部を記憶し、マイクロ命令レジスタ
１２に個々のマイクロ命令を与える。マイクロ命令レジ
スタ１２はマイクロ命令を個々に格納するものである。

アドレスレジスタ１４はアドレス情報を格納する回路で
、とのアドレス情報は第１の制御回路１１のアドレスを
表わすものである。検査回路１３は、例えばマイクロ命
令レジスタ１２の内容に誤りがあった場合に誤り訂正符
号による検査を行うものである。この（８） 誤りが訂正可能であればマイクロ命令レジスタ１２の内
容を訂正させ、この誤りが訂正不可能であれば誤信号を
送出する。検査回路は奇偶検査を行うものとするごとも
できる。第１のバス１５ａはマイクロ命令レジスタ１２
、々らびにアドレスレジスタ１４と第２の制御論理部２
との間でデータ、あるＡは制御情報を転送するだめのも
のである。第２の制御記憶回路２２けマイクロ命令群よ
り成るマイクロプログラムの他の一部を記憶するもので
ある。マイクロプロセサ２１は第２の制御記憶回路２２
から読出されたマイクロ命令を個々に実行するものであ
る。第２のバス２１ａはマイクロプロセサ２１に接続さ
れていて、データ、あるいは制御情報を転送するだめの
ものである。

デコーダ２４は第２のバス２１ａから転送されたデータ
、あるいは制御情報を解読する回路である。

パスレジスタ２３は第１のバス１５ａに送出すべきデー
タ、あるいは制御情報を一時記憶する回路である。書込
みフリップフロップ２５は書込み信号をセットして、ラ
ッチしておくだめの回路である。読出しフリップフロッ
プ２６は読出し信号をセットして、ラッチしておくため
の回路でアル。実行阻止フリップフロップ２７は実行阻
止信号ヲセットして、ラッチしておくだめの回路である
。アドレスセットフリップフロップ２８はアドレスセッ
ト信号をセットして、ラッチシておくだめの回路である
。書込み信号はデコーダ２４から送出され、第１の制御
記憶回路１１に対して書込みを指示するだめの信号であ
る。読出し信号はデコーダ２４から送出され、第１の制
御記憶回路１１に対して読出しを指示するだめの信号で
ある。実行阻止信号はデコーダ２４から送出され、第１
の制御記憶回路１１に格納されているマイクロプログラ
ムの実行を阻止する。アドレスセット信号はデコーダ２
４から送出され、第１の制御記憶回路１１のアドレスを
第１のバス１５ａからアドレスレジスタ１４に転送する
時に必要な信号である。

以下、本発明に依って構成され、マイクロプログラム制
御式の情報処理装置に使用する誤り検査装置の試験動作
につＡて説、明する。情報処理装置の初期設定の段階で
、マイクロプログラムに含まれてｈるマイクロ命令を検
査するための誤り検査装置の試、験を行う時点では、マ
イクロプロセサ２１はデコーダ２４を介してアドレスセ
ットフリップフロップ２８を制御し、アドレスセット信
号線２８ａ上に出力が得られる様にする。

斯かる制御により、第１の制御記憶回路１１のアドレス
を指示しているアドレス情報をアドレスレジスタ１４に
セットし、第２の制御記憶回路２２から読出したマイク
ロ話合を第２のバス２１ａ。

バスレジスタ２３．および第１のバス１５ａを経由して
第１の制御記憶回路１１へ格納する。引き続キマイクロ
ブロセサ２１はデコーダ２４を介して書込みフリップフ
ロップ２５を制御し、書込み信号線２５ａ上に出力が得
られる様にする。斯かる制御によって、第２の制御記憶
回路２２に格納されているマイクロ命令を第２のバス２
１ａ、パスレジスタ２３、第１のバス１５ａ、およびマ
イク４わ 口命令レジスタ１２を経由して第１の制御記７．（１１
１（１１） に書込む。この場合、書込みはアドレスレジスタ１４で
指示されたアドレスに対１〜て行われ、書込まれたマイ
クロ命令を再び検査のだめに読出して検査回路１３に導
ひき、これによって誤りを検出する様に構成しである。

検査回路１３は訂正可能々誤りと、訂正不可能な誤りと
の双方の誤りを検出することができ、さらにマイクロ命
令のどのビット位置における誤りであっても検出可能で
ある。従って、検査回路１３の試験はこれらの組合せの
すべてのマイクロ命令に対して、どのビット位置におけ
る誤りであっても検出することが可能である。従って、
検査回路１３の試験はこれらの組合せのすべてのマイク
ロ命令について行う必要がある。これらのマイクロ命令
の書込みはマイクロプロセサ２１が１づつ増分させたア
ドレス情報を順次アドレスレジスタ１４に格納しながら
、上に説明したと同様な手法により行われる。依って、
第１の制御記憶回路１１の連続したアドレスに対して、
順次これらのマイクロ命令が書込まれる。以上書込みが
終了する（　１２　） と、マイクロプロセサ２１はデコーダ２４を介してアド
レスセットフリップフロップ２８ヲ制御しアドレスセッ
ト信号線２８ａ上にアト１／スセツトフリツプフロツブ
２８から出力を送出し、書込みの場合と同様な方法でア
ドレス情報をアドレスレジスタ１４にセットする。この
場合、アドレス情報は上記方法によって書込んだ最初の
アドレスを表わすものである。引き４光きマイクロプロ
セサ２１はデコーダ２４を介して読出しフリップフロッ
プ２６を制御し、読出し信号線２６ａ上に読出しフリッ
プフロップ２６から出力を送出する様に制御する。これ
によって、アドレスレジスタ１４で指示された第１の制
御記憶回路１１のアドレスからマイクロ命令がマイクロ
命令レジスタ１２に読出される。このマイクロ命令は上
記書込み動作によって書込んだマイクロ命令であり、検
査回路１３によってマイクロ命令かう訂正可能な誤り、
または訂正不可能な誤りかを検出できる。絖出し動作時
に誤り信号線１３ａの信号が訂正可能な誤りを表示して
ｂれば、検慶回路１３によってマイクロ命令レジスタ１
２の内容が正しい内容に変更される。さらに、マイクロ
プロセサ２１は誤り信号線１３ａ上の信号を第２のバス
２１ａから読取って判別する。誤り信号線１３ａ上の信
号が訂正可能な誤りを表示して粘れば、マイクロプロセ
サ２１けマイクロ命令レジスタ１２の内容を第１のバス
１５ａ、および第２のバス２１ａを経由して読をり、正
しく訂正されてＡるか否かを調べる。マイクロ命令が正
しく訂正されていれば、検査回路１３を使って誤り信号
線１３ａ上の信号による誤り訂正が正しく行われたこと
が立証されたわけである。第１の制御記憶回路１１には
検査回路１３を試験するだめの複数個のマイクロ命令が
書込まれて層るので、マイクロプロセサ２１は引き続き
次のマイクロ命令を第１の制御記憶回路１１から読出し
、上記と同様な方法で検査回路１３の試験を行う。この
読出し、および試験の過程は前記書込み時に書込んだマ
イクロ命令数だけ実行される。この実行中、マイクロプ
ロセサ２１はデコーダ２４を介して実行両市フリップフ
ロップ２７を制御し、実行阻ＩＥ信号線２７ａ上に出力
を送出しているので、マイクロ命令レジスタ１２に読出
されたマイクロ命令は実行されない。

本構成に〉Ａては小型で低速度のマイクロプロセサ２１
が使用できるので、従来技術に比べてハードウェアの量
を減少させることができる。

本発明は以上述べたように誤り検査装置の内部にマイク
ロプロセサを備えることによって検査機能の試験のだめ
のハードウェア晴を少なくできるという効果がある。

サラに、マイクロプロセサ２１によればマイクロプログ
ラム制御方式の特徴である高常な論理機能を内蔵するこ
とができ、機能に融通性を持たせることができるので、
マイクロプロセサ２１によって本実楕例以外の機能を併
せて実行できると（八う効果もある。なお、本発明にお
いて噴量回路１３は誤り訂正符号の検査を行うものであ
るが、検査回路１３が奇偶検査機能を有する場合（１５
） には読出されたマイクロ命令が訂正されるべきか否かの
試験は行われ々い。しかし、この場合も本発明の範囲を
越えるものではない。

【図面の簡単な説明】

第１図は本発明に依る誤り検査装置のブロック図である
。 １．２・・・制御論理部 １１．２２・・・制御記憶回路 １２・・・マイクロ命令レジスタ １３・・・検査回路１４・・・アドレスレジスタ１５ａ
　、　２１ａ・・・バス　　２１・・・マイクロプロセ
サ２３・・・バスレジスタ　　２４・・・デコーダ２５
・・・書込みフリップフロップ ２６・・・読出しフリップフロップ ２７・・・実行阻止フリップフロップ ２８・・・アドレスセットフリップフロップ特許出願人
　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽（１６）

Claims (1)

【特許請求の範囲】
1. マイクロプログラム制御式の清報処理装置釦使用する誤
   り検査装置であって、第１および第２の制御論理部を具
   備し、且つ、前記ｍｌの制御論理部がマイクロ命令群よ
   り成るマイクロプログラムの一部を記憶するための第１
   の制御記憶回路と、前記マイクロ命令群より任意のマイ
   クロ命令を個々に取出して格納するためのマイクロ命令
   レジスタと、前記第１の制御記憶回路のアドレスを表わ
   すアドレス情報を格納するためのアドレスレジスタと、
   前記マイクロ命令レジスタの内容に対して誤り訂正符号
   検査または奇偶検査を行い、検査結果を送出すると共に
   必要な措肯を行うだめの検査回路と、前記マイクロ命令
   レジスタ、ならびに前記アドレスレジスタと前記第２の
   制御論理部との間でデータ、あるｂは制御情報を転送す
   るだめの第１のバスとを具備し、前記第２の制御論理部
   が前記マイクロ命令群より成るマイクロプログラムの他
   の一部を記憶するだめの第２の制御記憶回路と、前記第
   ２の制御記憶回路から読出された前記マイクロ命令を実
   行するためのマイクロプロセサと、前記マイクロプロセ
   サに接続されていて前記データ、あるｂは制御情報を転
   送するだめの第２のバスと、前記第２のバスから転送さ
   れた前記データ、あるｂは制御情報を解読するだめのデ
   コーダと、前記第２のバスから前記第１のバスに転送す
   べき前記データ、あるいは制御情報を一時記憶するため
   のバスレジスタと、前記デコーダから送出され、前記第
   １の制御記憶回路に書込みを指示する書込み信号をラッ
   チするだめの書込みフリップフロップと前記デコーダカ
   ラ送出され、前記第１の制御記憶回路に読出しを指示す
   る読出し信号をラッチするための読出しフリップフロッ
   プと、前記デコーダから送出され、前記第１の制御記憶
   回路に格納されている前記マイクロプログラムの実行を
   阻ＩＦする実行阻止信号をラッチするだめの実行阻止フ
   リップフロップと、前記デコーダから送出され、前記第
   １の制御記憶回路のアドレスを前記第１のバスから前記
   アドレスレジスタに転送するときに必要々アドレスセッ
   ト信号をラッチするだめのアドレスセットフリップフロ
   ップとを具備したことを特徴とする誤り検査装置。