JPH02126344A - プログラム処理時間測定システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プロセッサ回路におけるエラーチェック機構を利用した
プログラム実行時間測定システムに関し、対象となるプ
ログラムは変更せずに、簡素を構成により、任意のステ
ップ間のプログラム実行時間を測定することを目的とし
、 プログラムデータを格納するプログラム格納用メモリと
、前記プログラムデータの各々に対応するエラーチェッ
クデータを格納するエラーチェックデータ格納用メモリ
と、前記プログラムデータによる命令の実行に同期して
動作し、前記プログラムデータの前記プログラム格納用
メモリへの格納時には、該プログラムデータを入力し、
該プログラムデータに対応するエラーチェックデータを
生成して前記エラーチェックデータ格納用メモリに格納
し、あるいは、前記プログラムデータによるプログラム
実行時には、該プログラムデータを入力して該プログラ
ムデータに対応するエラーチェックデータを生成して前
記エラーチェックデータ格納用メモリに格納された対応
するエラーチェックデータと比較するエラーチェック制
御回路とを有してなるプロセッサ回路のプログラムエラ
ーチェックシステムにおいて、通常動作の際には、前記
プログラムデータの前記エラーチェック制御回路に対す
る入力、および、前記プログラム格納メモリに対する書
込みを許容し、プログラム実行時間測定用データ設定の
際には、プログラム実行時間測定用データを前記プログ
ラムデータの代わりに前記エラーチェック制御回路に対
して書込むことを許容し、且つ、前記プログラム格納メ
モリに対する書込みは禁止し、プログラム実行時間測定
の際には、前記エラーチェック制御回路に対しては、前
記プログラム実行時間測定用データに対して該エラーチ
ェック制御回路において生成され、前記エラーチェック
データ格納用メモリに格納された実行時間測定用エラー
チェックデータのうち、実行時間測定を行なう区間の先
頭ステップと終了ステップに対応するデータと比較した
ときにのみエラーを発生するような所定のデータを供給
するモード制御回路を設けることにより構成する。

〔産業上の利用分野〕

本発明は、プロセッサ回路におけるエラーチェック機構
を利用したプログラム実行時間測定システムに関する。

プロセッサ回路を試験、評価する場合に、プログラムの
あるステップから別のステップ迄の実行時間を測定する
必要がある場合がある。特に、実行するプログラムを変
更することなく、且つ、専用の測定機器を用いずに簡素
な構成で性能を測定する技術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

従来のプロセッサ回路の性能測定としては、測定区間の
前後の命令をジャンプ命令で一時置き換えてタイマを作
動させる命令等のタイミングとなる命令を実行させたり
、あるいは、直接タイミングとなる命令をプログラム中
に挿入する等、実行時間測定対象のプログラムを変更す
る必要があった。

そのため、タイミングとなる命令を挿入した部分の命令
実行時間が測定したい時間に影響するという問題があっ
た。

本発明は上記の問題点に鑑み、なされたもので、対象と
なるプログラムは変更せずに、簡素を構成により、任意
のステップ間のプログラム実行時間を測定することので
きるプログラム実行時間測定システムを提供することを
目的とするものである。

〔課題を解決するための手段〕

第１図は本発明のプログラム実行時間測定システムの基
本構成図である。本図において、２はプログラム格納用
メモリ、３はエラーチェック制御回路、そして、４はエ
ラーチェックデータ格納用メモリである。

プログラム格納用メモリ２は、プログラムデータを格納
する。

エラーチェックデータ格納用メモリ４は、前記プログラ
ムデータの各々に対応するエラーチェックデータを格納
する。

エラーチェック制御回路３は、前記プログラムデータに
よる命令の実行に同期して動作し、前記プログラムデー
タの前記プログラム格納用メモリ２への格納時には、該
プログラムデータを入力し、該プログラムデータに対応
するエラーチェックデータを生成して前記エラーチェッ
クデータ格納用メモリ４に格納し、あるいは、前記プロ
グラムデータによるプログラム実行時には、該プログラ
ムデータを入力して該プログラムデータに対応するエラ
ーチェックデータを生成して前記エラーチェックデータ
格納用メモリ４に格納された対応するエラーチェックデ
ータと比較する。

さらに、以上の構成からなるプログラムエラーチェック
システムにおいて、本発明により設けられたモード制御
回路１は、通常動作の際には、前記プログラムデータの
前記エラーチェック制御回路３に対する入力、および、
前記プログラム格納メモリ２に対する書込みを許容し、
プログラム実行時間測定用データ設定の際には、プログ
ラム実行時間測定用データを前記プログラムデータの代
わりに前記エラーチェック制御回路３に対して書込むこ
とを許容し、且つ、前記プログラム格納メモリ２に対す
る書込みは禁止し、プログラム実行時間測定の際には、
前記エラーチェック制御回路３に対しては、前記プログ
ラム実行時間測定用データに対して該エラーチェック制
御回路３において生成され、前記エラーチェックデータ
格納用メモリ４に格納された実行時間測定用エラーチェ
ックデータのうち、実行時間測定を行なう区間の先頭ス
テップと終了ステップに対応するデータと比較したとき
にのみエラーを発生するような所定のデータを供給する
。

〔作　用〕

前述のモード制御回路１を設けたことにより、通常動作
の際には、プログラムデータのエラーチェック制御回路
３に対する入力、および、プログラム格納メモリ２に対
する書込みが許容されるので、プログラム格納用メモリ
２に対するプログラムデータの格納時には、第１図のデ
ータバス５を介して入力されたプログラムデータは、該
プログラム格納用メモリ２に格納されると共に、エラー
チェック制御回路３に入力され、該プログラムデータに
対応するエラーチェックデータが生成されてエラーチェ
ックデータ格納用メモリ４に格納される。

そして、プログラム実行時には、上記プログラム格納メ
モリ２から読み出されたプログラムデータは、データバ
ス５を介して、図示しないプロセッサ側に送出されると
共にエラーチェック制御回路３に入力され、該プログラ
ムデータに対応するエラーチェックデータが生成されて
、先にエラーチェックデータ格納用メモリ４に格納され
ていた、該プログラムデータに対応するエラーチェック
データと比較されることにより、実行されるプログラム
データ（命令）のエラーチェックが行なわれる。

第１図の構成によってプログラムの実行時間を測定する
ためには、先ず、エラーチェックデータ格納用メモリ４
に、プログラムの実行時間測定用のデータを設定する。

前述のように、このとき、モード制御回路ｌは、プログ
ラム実行時間測定用データを前記プログラムデータの代
わりに前記エラーチェック制御回路３に対して書込むこ
とは許７容するので、前記データバス５を介して、プロ
グラムの実行時間測定用のデータをエラーチェック制御
回路３に入力することができ、該エラーチェック制御回
路３は、該プログラムの実行時間測定用のデータに対応
して実行時間測定用エラーチェックデータを生成してエ
ラーチェックデータ格納用メモリ４に格納する。また、
このとき、前記プログラム格納メモリ２に対する書込み
は禁止されているので、該プログラムの実行時間測定用
のデータがプログラム格納用メモリ２に格納されたプロ
グラムデータを変更させることはない。

そして、プログラム実行時間測定の際には、前記エラー
チェック制御回路３に対しては、前記プログラム実行時
間測定用データに対して該エラーチェック制御回路３に
おいて生成され、前記エラーチェックデータ格納用メモ
リ４に格納された実行時間測定用エラーチェックデータ
のうち、実行時間測定を行なう区間の先頭ステップと終
了ステップに対応するデータと比較したときにのみエラ
ーを発生するような所定のデータを供給する。該エラー
チェック制御回路３は、前記プログラムデータによる命
令の実行に同期して動作するので、プログラム格納用メ
モリ２から読み出したプログラムデータの命令の読み出
しと同期して、対応する上記実行時間測定用エラーチェ
ックデータと、上記所定のデータとの比較を行なう、し
たがって、上記実行時間測定を行なう区間の先頭ステッ
プと終了ステップのタイミングで、エラーチェック制御
回路３においてエラーが発生する。

これにより、該先頭ステップと終了ステップの間の時間
が測定可能となる。

〔実施例〕

第２図は、本発明の実施例として、前述のエラーチエッ
クとしてパリティチエツクを行なう、プロセッサ回路の
パリティチエツク機構に、第１図のモード制御回路１に
対応するモード制御回路１０を付加してなるプログラム
実行時間測定システムの構成を示すものである。

さらに、第２図の構成において、メモリ２０は第１図の
プログラム格納用メモリ２に対応し、メモリ４０は第１
図のパリティデータ格納用メモリ４に対応し、パリティ
制御回路３０は第１図のエラーチェック制御回路３に対
応するものである。

第２図のパリティ制御回路３０は、パリティチエフカ／
ジェネレータ３２、パリティエラー検出レジスタ３６、
ＡＮＤ回路３１および３５、トライステート・バッファ
回路３３、そして、インバータ３４および３７からなる
。また、第２図のモード制御回路１０は、モード設定レ
ジスタ１１、ＯＲ回路１２および１３、トライステート
・バッファ回路１４、“１”レベルの電圧源に接続され
るプルアンプ抵抗１５、そして、インバータ１６からな
る。

モード設定レジスタ１１はＤフリップ・フロップ回路か
らなり、通常動作時（通常モード）においては、上記モ
ード設定レジスタ１１のモード設定入力として、モード
設定レジスタ１１のデータ入力端子には“０ルベルが印
加され、これに応じて該モード設定レジスタ１１の百出
力は“１”レベルとなる。この百出力はトライステート
・バッファ回路１４の制御入力として印加されており、
このとき、該トライステート・バッファ回路１４は開（
スルー）状態となる。

さらに、このとき、上記モード設定レジスタ１１のＱ出
力は“Ｏ”レベルである。ここで、ＯＲ回路１３は該モ
ード設定レジスタ１１のＱ出力と、図示しないプロセッ
サからのメモリ書込み制御信号）ｋＷＥとを入力とし、
その出力＊ＷＥ　’を前記プログラム格納用メモＩＪ　
２０の書込み制御入力端子に印加しているが、上記モー
ド設定レジスタ１１のＱ出力が“０”レベルであること
により、該ＯＲ回路１３の出力＊ＷＥ　”は、上記メモ
リ書込み制御信号＊ＷＥに等しくなる。

こうして、上記モード設定入力が“Ｏ”レベルであると
きには、第２図の構成は、モード制御回路１０が存在し
ないときと同様の動作をする。すなわち、第３図に、「
通常のパリティチエツクモード」として示されているよ
うに、プログラム格納用メモリ２０に対するプログラム
データの格納時には、プロセッサからのメモリ書込み制
御信号＊ＷＥは０”レベル（負論理の有効）となり、こ
れに応じてＯＲ回路１３の出力＊ＷＥ　’も″Ｏ″レベ
ルとなる。こうして、第２図のデータバス５上に入力さ
れたプログラムデータは、スルー状態のトライステート
・バッファ回路１４を介してパリティ制御回路３０のパ
リティチエッカ／ジエネレータ３２の８ビツトのデータ
入力端子ＤＯ〜Ｄ７に入力される。

パリティチエアカ／ジェネレータ３２は、上記８ビツト
のデータ入力端子Ｄｏ−Ｄ７と、その他１ピントのＹ−
少入力端子Ｄ８とを存し、これら９ビツトの入力データ
のパリティが奇の（“１′であるビットが奇数個存在す
る）とき、その出力Σを“０゛レベルにし、該９ビツト
の入力データのパリティが偶の（“１”であるビットが
偶数個存在する）とき、その出力Σを１”レベルにする
。

上記パリティチエッカ／ジェネレータ３２の出力Σの端
子は、トライステート・バッファ回路３３を介してパリ
ティデータ格納用メモリ４ｏのデータ入出力端子ＤＰに
接続され、該トライステート・バッファ回路３３の出力
端子、すなわち、該パリティデータ格納用メモリ４ｏの
データ入出力端子ＤＰはまた、該パリティチエッカ／ジ
ェネレータ３２の上記データ入力端子Ｄ８に出力を印加
するＡＮＤ回路３１の一方の入力端子に接続されている
。

また、ＩＡＮＤ回路３１の他方の入力としては、前記の
プロセッサからの負論理の、メモリデータ出力制御信号
＊ＯＥがインバータ３４を介して印加されている。

さらに、前記パリティチエフカ／ジェネレータ３２の出
力Σの端子は、Ｄフリップ・フロツブ回路からなるパリ
ティエラー検出レジスタ３６のデータ入力端子に出力を
印加するＡＮＤ回路３５の一方の入力端子にも接続され
ている。該ＡＮＤ回路３５の他方の入力端子には前記プ
ロセッサがらのメモリデータ出力制御信号＊ＯＥがイン
バータ３４を介して印加されている。

なお、上記トライステート・バ・ノファ回路３３の制御
入力としてはプロセッサがらのメモリ書込み制御信号＊
ＷＥがインバータ３７を介して印加されている。

以上の構成により、プロセッサがらのメモリデータ出力
制御信号＊ＯＥが“１”レベルで（有効でな（）、メモ
リ書込み制御信号＊ＷＥが“０”レベル（有効）のとき
には、上記ＡＮＤ回路３１の上記他方の入力として印加
される、メモリデータ出力制御信号＊ＯＥをインバータ
３４にて反転した出力が“１”レベルであることにより
、パリティチエ７カ／ジエネレータ３２のデータ入力端
子Ｄ８は常に“θ″レベルなり、該パリティチエフカ／
ジェネレータ３２の出力Σは、８ビツトのデータ入力Ｄ
Ｏ〜Ｄ７に対する偶パリティのパリティビットを出力す
る。

該パリティチエッカ／ジェネレータ３２の出力Σは、開
状態の１−ライステート・バッファ回路３３を介して、
書込み状態のバリテ、ｌデータ格納用メモリ４０のデー
タ入出力端子ＤＰより該パリティデータ格納用メモリ４
０に書き込まれる。すなわち、このとき、該パリティデ
ータ格納用メモＩＪ４０には、上記８ビツトのデータ入
力ＤＯ−Ｄ７に対する偶パリティのパリティビットが格
納される。

例えば、第４Ａ図に示されるようなプログラムデータが
プログラム格納用メモリ２ｏへ入力される際には、上記
パリティチエッカ／ジェネレータ３２の出力Σとして、
第４Ｂ図に示されるようなパリティデータが生成される
。

なお、図示は省略しているが、該パリティデータ格納用
メモリ４０には、前記プログラム格納メモリ２０と同時
に同一のアドレスが印加される。

次に、プロセッサによるプログラム（プログラム格納メ
モリ２０に格納された）の実行時には、プロセッサから
のメモリデータ出力制御信号＊ＯＥが“０”レベル（有
効）で、メモリ書込み制御信号＊ＷＥは“１”レベル（
有効でない）となるので、上記トライステート・バッフ
ァ回路３３の制御入力として印加される上記メモリ書込
み制御信号＊ＷＥをインバータ３７にて反転した出力は
“０″レベルであることにより、該トライステート・バ
ッファ回路３３はハイインピーダンス状態となる。他方
、上記メモリデータ出力制御信号＊ＯＥが“０”レベル
（有効）であることにより、パリティデータ格納用メモ
リ４０のデータ入出力端子ＤＰより、前述のようにして
書き込まれていたパリティビットが読み出される。そし
て、これは、前記パリティチエッカ／ジェネレータ３２
のデータ入力端子Ｄ８に印加される。

さて、上記パリティチエッカ／ジェネレータ３２のデー
タ入力端子Ｄｏ−０７には、プロセッサによるプログラ
ム（プログラム格納メモリ２゜に格納された）の実行時
には、データバス５およびトライステート・バッファ回
路１４を介して、実行される（プロセッサによりアクセ
スされた）命令（プログラムデータ）が印加されるが、
このとき、該パリティデータ格納用メモリ４０には、プ
ロセッサより上記プログラム格納メモリ２０と同時に同
一のアドレスが印加され、このアドレスに対応したパリ
ティビット、すなわち、上記実行される命令（プログラ
ムデータ）に対応したパリティビットが読み出される。

こうして、このときは、Ｓ亥パリティチエッカ／ジェネ
レータ３２の出力Σは、上記実行される命令（プログラ
ムデータ）のパリティチエツク結果を示すものとなる。

この出力Σは、前記メモリデータ出力制御信号＊ＯＥが
“０”レベル（有効）であることにより一方の人力がｌ
”レベルとなっているＡＮＤ回路３５の他方の入力とし
て印加され、したがって、前記パリティエラー検出レジ
スタ３６のデータ入力端子に印加される。もし、パリテ
ィチエッカ／ジェネレータ３２の出力Σがパリティ異常
を検出したとき、すなわち、出力Σが“１”レベルのと
きは、該パリティエラー検出レジスタ３６のＱ出力、す
なわち、パリティ結果検出結果の信号は有効（“１”レ
ベル）となる。

以上が、従来より用いられているプロセッサ回路のパリ
ティチエツク機構である。

ところで、前記モード制御回路１０のモード設定レジス
タ１１に対するモード設定入力を、プログラム実行時間
測定モード（タイミング測定モード）を意味する“１”
レベルとすると、該モード設定レジスタ１１のＱ出力は
、“Ｉ”レベルとなり、これに応じて、ＯＲ回路１３の
出力＊ＷＥ　’も“１”レベルとなる。該“１”レベル
の（有効でない）出力＊ＷＥ’は、プログラム格納メモ
リ２０の書込み制御入力として印加され、該プログラム
格納メモリ２０への書込みを禁止する。

ここで、先ず、パリティデータ格納用メモリ４０に対し
て、プログラム実行時間測定用のデータを設定する。

例えば、プログラム格納用メモリ２ｏに格納されたプロ
グラムデータの＃０１番地がら＃ｏ４番地までの実行時
間を測定しようとする際には、第５Ａ図に示されるよう
なデータを第２図のデータバス５より第２図のトライス
テート・バッファ回路１４に印加する。すなわち、プロ
グラム実行時間測定用のデータとしては、実行時間を測
定したいステップの開始番地と終了番地のみのデータの
パリティを偶とし、他の番地のデータのパリティは奇と
なるようにしておく。

このとき、前記のプロセッサがらのメモリデータ出力制
御信号＊ＯＥは“ｌ”レベルで（有効でなく）、メモリ
書込み制御信号＊ＷＥは“０”レベル（有効）であるの
で、該トライステート・バッファ回路１４はスルー状態
であり、上記のプログラム実行時間測定用のデータは、
パリティ制御回路３０のパリティチエッカ／ジェネレー
タ３２に入力される。

メモリデータ出力制御信号＊ＯＥが“１”レベル（有効
でなく）で、メモリ書込み制御信号ネＷＥが“ｌ”レベ
ル（有効）であることにより、パリティチエッカ／ジェ
ネレータ３２は、第５Ｂ図に示されるような、上記（第
５Ａ図）のプログラム実行時間測定用のデータに対する
パリティデータを生成してパリティデータ格納用メモリ
４ｏに格納する。

この状態で、次に、プログラム格納用メモリ２０に格納
されたプログラムを実行する。

このとき、前記のプロセッサからのメモリデータ出力制
御信号＊ＯＥは“０”レベル（有効）であり、メモリ書
込み制御信号＊ＷＥは“１”レベル（有効でなく）であ
るので、該トライステート・バッファ回路１４はオフ（
ハイインピーダンス）状態であり、プロセッサからフェ
ッチされてプログラム格納用メモリ２０から読み出され
るプログラムデータはパリティ制御回路３０側には伝達
されない。

したがって、プログラム実行時間中は、上記パリティ制
御回路３０のパリティチエッカ／ジェネレータ３２に対
しては、上記トライステート・バッファ回路１４の出力
側に設けられたプルアップ抵抗１６によりｌ”レベルが
印加される。

また、ここで、プログラム格納用メモリ２０から読み出
されるプログラムデータの例は第６Ａ図に示されている
（前述の第４Ａ図のデータに等しい）。また、このとき
、パリティデータ格納用メモリ４０から読み出される前
記プログラム実行時に格納されているデータは、第６Ｂ
図に示されている（前述の第５Ｂ図のデータに等しい）
。

この状態で、プロセッサからのフェッチによってプログ
ラム格納用メモリ２０から第６Ａ図のプログラムデータ
が読み出される毎に、パリティデータ格納用メモリ４０
からは、該読み出されたプログラムデータに対応するプ
ログラム実行時間測定用データが読み出され、ＡＮＤ回
路３１を介してパリティチエッカ／ジェネレータ３２の
データ入力端子Ｄ８に印加される。

こうして、パリティチエッカ／ジェネレータ３２の出力
Σは、前記の実行時間を測定したいステップの開始番地
＃０１と終了番地＃０４のところにおいてのみ“１”と
なり、パリティエラー検出レジスタ３６を介して、この
“１”レベルの出力を検出することにより、開始番地＃
０１の実行のタイミングと終了番地６０４の実行のタイ
ミングとが検出され得る。したがって、この間のプログ
ラムの実行時間が検出される。

このように、本発明によれば、従来のプロセッサ回路に
おけるパリティチエツク機構に、第２図に示されるよう
な面素な構成のモード制御回路１０を付加するのみで、
プログラム格納メモリ２０に格納されたプログラムデー
タの内容を変更することなく、任意のステップ間のプロ
グラム実行時間を測定することが可能となる。

〔発明の効果〕

本発明によれば、対象となるプログラムは変更せずに、
面素を構成により、任意のステップ間のプログラム実行
時間を測定することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、 第３図は第２図の構成のタイミング図、第４Ａ図および
第４Ｂ図は、プログラム格納用メモリへ入力するプログ
ラムデータの１例を示す図、 第５Ａ図および第５Ｂ図は、タイミング測定ステップ設
定用データの１例を示す図、そして第６Ａ図および第６
Ｂ図は、プログラム実行時にプログラム格納用メモリか
ら読み出されるデータの１例を示す図である。 〔符号の説明〕 １．１０・・・モード制御回路、　２，２０・・・プロ
グラム格納用メモリ、３・・・エラーチェック制御回路
、そして、４・・・エラーチェックデータ格納用メモリ
、１１・・・モード設定レジスタ、１２．１３・・・Ｏ
Ｒ回路、１４・・・トライステート・バッファ回路、１
５・・・プルアップ抵抗、１６・・・インバータ、３０
・・・パリティ制御回路、３２・・・パリティチエッカ
／ジェネレータ、３１．３５・・・ＡＮＤ回路、３３・
・・トライステート・バッファ回路、３４．３７・・・
インバータ、３６・・・パリティエラー検出レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、プログラムデータを格納するプログラム格納用メモ
   リ（２）と、 前記プログラムデータの各々に対応するエラーチェック
   データを格納するエラーチェックデータ格納用メモリ（
   ４）と、 前記プログラムデータによる命令の実行に同期して動作
   し、前記プログラムデータの前記プログラム格納用メモ
   リ（２）への格納時には、該プログラムデータを入力し
   、該プログラムデータに対応するエラーチェックデータ
   を生成して前記エラーチェックデータ格納用メモリ（４
   ）に格納し、あるいは、前記プログラムデータによるプ
   ログラム実行時には、該プログラムデータを入力して該
   プログラムデータに対応するエラーチェックデータを生
   成して前記エラーチェックデータ格納用メモリ（４）に
   格納された対応するエラーチェックデータと比較するエ
   ラーチェック制御回路（３）とを有してなるプロセッサ
   回路のプログラムエラーチェックシステムにおいて、 通常動作の際には、前記プログラムデータの前記エラー
   チェック制御回路（３）に対する入力、および、前記プ
   ログラム格納メモリ（２）に対する書込みを許容し、プ
   ログラム実行時間測定用データ設定の際には、プログラ
   ム実行時間測定用データを前記プログラムデータの代わ
   りに前記エラーチェック制御回路（３）に対して書込む
   ことを許容し、且つ、前記プログラム格納メモリ（２）
   に対する書込みは禁止し、プログラム実行時間測定の際
   には、前記エラーチェック制御回路（３）に対しては、
   前記プログラム実行時間測定用データに対して該エラー
   チェック制御回路（３）において生成され、前記エラー
   チェックデータ格納用メモリ（４）に格納された実行時
   間測定用エラーチェックデータのうち、実行時間測定を
   行なう区間の先頭ステップと終了ステップに対応するデ
   ータと比較したときにのみエラーを発生するような所定
   のデータを供給するモード制御回路（１）を設けてなる
   ことを特徴とするプログラム実行時間測定システム。 ２、請求項１記載のプログラム実行時間測定システムに
   用いる前記モード制御回路（１）。