JPH01142848A - アドレストラップ回路 - Google Patents
アドレストラップ回路Info
- Publication number
- JPH01142848A JPH01142848A JP62299858A JP29985887A JPH01142848A JP H01142848 A JPH01142848 A JP H01142848A JP 62299858 A JP62299858 A JP 62299858A JP 29985887 A JP29985887 A JP 29985887A JP H01142848 A JPH01142848 A JP H01142848A
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- JP
- Japan
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- address
- circuit
- signal
- data
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000005856 abnormality Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡコントローラを制御する回路に関し、特
にデータエラーを検出するため、ＤＭＡコントローラが
出力するアドレスをトラップし、ＤＭＡコントローラの
動作を停止するアドレストラップ回路に関するものであ
る。
にデータエラーを検出するため、ＤＭＡコントローラが
出力するアドレスをトラップし、ＤＭＡコントローラの
動作を停止するアドレストラップ回路に関するものであ
る。
従来、コンピュータシステムにおいてＤＭＡ（Ｄｉｒｅ
ｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）によりデータを転
送する場合、正しくデータが転送されたことを確認する
ため、ＤＭＡ終了後に転送されたデータのチエツクを行
っていた。
ｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）によりデータを転
送する場合、正しくデータが転送されたことを確認する
ため、ＤＭＡ終了後に転送されたデータのチエツクを行
っていた。
゛ 〔発明が解決しようとする問題点〕しかし転送され
たデータになんらかの異常がある場合には、できるだけ
早くその異常を発見して対応することが望ましく、その
ためにはＤＭＡ終了後に転送されたデータをチエツクす
るのではなく、データの転送中にその正常性を確認する
ことが必要である。
たデータになんらかの異常がある場合には、できるだけ
早くその異常を発見して対応することが望ましく、その
ためにはＤＭＡ終了後に転送されたデータをチエツクす
るのではなく、データの転送中にその正常性を確認する
ことが必要である。
本発明の目的は、このような要求を満たし、ＤＭＡによ
るデータ転送の途中で転送されるデータの正常性の確認
を可能とするアドレストラップ回路も提供することにあ
る。
るデータ転送の途中で転送されるデータの正常性の確認
を可能とするアドレストラップ回路も提供することにあ
る。
本発明は、所定の信号が入力されたときＤＭＡ動作を停
止するＤＭＡコントローラを制御するアドレストラップ
回路において、 ＣＰＵによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記ＤＭＡコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るランチ回路と、 前記コンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したとき前記所定の信号を前記ＤＭＡコン
トローラに出力する信号発生回路とを備えたことを特徴
とする。
止するＤＭＡコントローラを制御するアドレストラップ
回路において、 ＣＰＵによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記ＤＭＡコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るランチ回路と、 前記コンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したとき前記所定の信号を前記ＤＭＡコン
トローラに出力する信号発生回路とを備えたことを特徴
とする。
次に本発明の一実施例について図面を参照して説明する
。
。
第１図は本発明による実施例を示す回路図である。ＤＭ
Ａコントローラｌは１６ビツトのアドレスＡＤをメモリ
（図示せず）に与えてＤＭＡによるデータ転送を行う。
Ａコントローラｌは１６ビツトのアドレスＡＤをメモリ
（図示せず）に与えてＤＭＡによるデータ転送を行う。
ＤＭＡコントローラ１は、ＤＭＡを実行している間は端
子１ａより論理“１”の信号ＡＫを出力し、また端子１
ｂに論理“１”の信号ＥＮＤが入力されたときは、その
ＤＭＡ動作を停止する。
子１ａより論理“１”の信号ＡＫを出力し、また端子１
ｂに論理“１”の信号ＥＮＤが入力されたときは、その
ＤＭＡ動作を停止する。
レジスタ２はＣＰＵ （図示せず）から与えられるアド
レスの値を記憶し、その値に対応する１６ビツトのアド
レス信号ＴＡＤを出力する。
レスの値を記憶し、その値に対応する１６ビツトのアド
レス信号ＴＡＤを出力する。
コンパレータ３は、ＤＭＡコントローラ１が出力するア
ドレス信号ＡＤと、レジスタ２が出力するアドレス信号
ＴＡＤとを比較し、それらが一致したとき論理“１”の
信号ＥＱを出力する。
ドレス信号ＡＤと、レジスタ２が出力するアドレス信号
ＴＡＤとを比較し、それらが一致したとき論理“１”の
信号ＥＱを出力する。
フリップフロップ回路４はＣＰＵからの指示により所定
の信号を出力し、ＣＰＵがアドレストラップの実行を指
示したときは論理“ｌ”の信号ＥＮを出力する。
の信号を出力し、ＣＰＵがアドレストラップの実行を指
示したときは論理“ｌ”の信号ＥＮを出力する。
アンド回路５は信号ＡＫ、信号ＥＱ、ならびに信号ＥＮ
の論理積をとり、それが成立したとき論理“１”の信号
ＴＰを出力する。
の論理積をとり、それが成立したとき論理“１”の信号
ＴＰを出力する。
シフトレジスタ６は信号ＴＰを取り込み、クロックＣＫ
に同期して信号ＴＰをシフトさせる。そして、クロック
ＣＫの１クロック分シフトさせた信号ＴＰを端子６０か
ら出力し、また２クロック分シフトさせた信号ＴＰを端
子６１から出力する。
に同期して信号ＴＰをシフトさせる。そして、クロック
ＣＫの１クロック分シフトさせた信号ＴＰを端子６０か
ら出力し、また２クロック分シフトさせた信号ＴＰを端
子６１から出力する。
アンド回路７はシフトレジスタ６の端子６０からの信号
と、端子６１からの信号を反転させたものとの論理積を
とり、それが成立したとき論理“１”の信号ＥＮＤを出
力する。
と、端子６１からの信号を反転させたものとの論理積を
とり、それが成立したとき論理“１”の信号ＥＮＤを出
力する。
ラッチ回路８は端子８ａに入力されたデータバスのデー
タＤを、信号ＥＱの立ち上がりでランチし、端子８ｂか
ら出力する。
タＤを、信号ＥＱの立ち上がりでランチし、端子８ｂか
ら出力する。
次に動作を説明する。ＤＭＡによるデータ転送中にアド
レストラップを行う場合、ＣＰＵはレジスタ２にトラッ
プすべきアドレスの値を設定し、一方フリップフロップ
回路４に指示して論理“１”の信号ＥＮを出力させる。
レストラップを行う場合、ＣＰＵはレジスタ２にトラッ
プすべきアドレスの値を設定し、一方フリップフロップ
回路４に指示して論理“１”の信号ＥＮを出力させる。
そして、ＤＭＡコントローラ１が動作を開始すると、端
子１ａから論理“１”の信号ＡＫが出力され、アンド回
路５に入力される。
子１ａから論理“１”の信号ＡＫが出力され、アンド回
路５に入力される。
ＤＭＡの進行とともにＤＭＡコントローラ１が出力する
アドレス信号ＡＤは変化し、この信号ＡＤとレジスタ２
からのアドレス信号ＴＡＤとが一致したとき、コンパレ
ータ３は論理“１”の信号ＥＱを出力する。
アドレス信号ＡＤは変化し、この信号ＡＤとレジスタ２
からのアドレス信号ＴＡＤとが一致したとき、コンパレ
ータ３は論理“１”の信号ＥＱを出力する。
このとき、ラッチ回路８は、信号ＥＱが論理“０”から
論理“１”に立ち上がったため、データＤをラッチする
。一方、アンド回路５に入力される信号はすべて論理“
ｌ”となるため、アンド回路５は論理“１”の信号ＴＰ
をシフトレジスタ６に出力する。
論理“１”に立ち上がったため、データＤをラッチする
。一方、アンド回路５に入力される信号はすべて論理“
ｌ”となるため、アンド回路５は論理“１”の信号ＴＰ
をシフトレジスタ６に出力する。
シフトレジスタ６はこの信号ＴＰをクロックＣＫに同期
してシフトさせ、クロックＣＫの１クロツク分シフトさ
せた信号ＴＰを端子６０から出力し、また２クロック分
シフトさせた信号ＴＰを端子６１から出力する。アンド
回路７は端子６０からの信号と、端子６１からの信号を
反転させたものとの論理積をとるので、アンド回路７か
らはクロックＣＫのｌクロックに相当する期間論理“１
”であるパルス信号ＥＮＤが出力される。シフトレジス
タ６とアンド回路７とはこのとき信号ＥＮＤを発生する
信号発生回路として動作することになる。
してシフトさせ、クロックＣＫの１クロツク分シフトさ
せた信号ＴＰを端子６０から出力し、また２クロック分
シフトさせた信号ＴＰを端子６１から出力する。アンド
回路７は端子６０からの信号と、端子６１からの信号を
反転させたものとの論理積をとるので、アンド回路７か
らはクロックＣＫのｌクロックに相当する期間論理“１
”であるパルス信号ＥＮＤが出力される。シフトレジス
タ６とアンド回路７とはこのとき信号ＥＮＤを発生する
信号発生回路として動作することになる。
ＤＭＡコントローラ１は、この信号を受は取るとそのＤ
ＭＡ動作を停止する。その後、ＣＰＵはラッチ回路８が
ラッチして出力するデータＤをデータバスから読み取る
ことにより、ＤＭＡによるデータ転送中のデータの正常
性を確認できる。
ＭＡ動作を停止する。その後、ＣＰＵはラッチ回路８が
ラッチして出力するデータＤをデータバスから読み取る
ことにより、ＤＭＡによるデータ転送中のデータの正常
性を確認できる。
以上説明したように本発明は、所定の信号が人力された
ときＤＭＡ動作を停止するＤＭＡコントローラを制御す
るアドレストラップ回路において、ＣＰＵによりアドレ
スの値を設定するレジスタ回路と、このレジスタ回路が
出力するアドレス値に対応するアドレス信号とＤＭＡコ
ントローラが出力するアドレス信号とを比較するコンパ
レータと、このコンパレータによる比較の結果、２つの
アドレス信号が一致したときデータバス上のデータをラ
ッチするラッチ回路と、コンパレータによる比較の結果
、２つのアドレス信号が一致したとき前記所定の信号を
ＤＭＡコントローラに出力する信号発生回路とを備えて
いる。
ときＤＭＡ動作を停止するＤＭＡコントローラを制御す
るアドレストラップ回路において、ＣＰＵによりアドレ
スの値を設定するレジスタ回路と、このレジスタ回路が
出力するアドレス値に対応するアドレス信号とＤＭＡコ
ントローラが出力するアドレス信号とを比較するコンパ
レータと、このコンパレータによる比較の結果、２つの
アドレス信号が一致したときデータバス上のデータをラ
ッチするラッチ回路と、コンパレータによる比較の結果
、２つのアドレス信号が一致したとき前記所定の信号を
ＤＭＡコントローラに出力する信号発生回路とを備えて
いる。
従って本発明により、ＤＭＡによるデータ転送の途中で
転送されるデータの正常性の確認を可能とするアドレス
トラップ回路を実現できる。
転送されるデータの正常性の確認を可能とするアドレス
トラップ回路を実現できる。
第１図は本発明の一実施例を示す回路図である。
ｌ・・・・・ＤＭＡコントローラ
２・・・・・レジスタ
３・・・・・コンパレーク
４・・・・・フリップフロップ回路
５．７・・・アンド回路
６・・・・・シフトレジスタ
８・・・・・ラッチ回路
Claims (1)
- （１）所定の信号が入力されたときＤＭＡ動作を停止す
るＤＭＡコントローラを制御するアドレストラップ回路
において、 ＣＰＵによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記ＤＭＡコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るラッチ回路と、 前記コンパレータによる比較の結果、前記２つのアドレ
ス信号が一致したとき前記所定の信号を前記ＤＭＡコン
トローラに出力する信号発生回路とを備えたことを特徴
とするアドレストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299858A JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299858A JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01142848A true JPH01142848A (ja) | 1989-06-05 |
Family
ID=17877799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299858A Pending JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01142848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007212259A (ja) * | 2006-02-09 | 2007-08-23 | Dkk Toa Corp | ガス濃度測定装置 |
| US7467332B2 (en) | 2004-09-27 | 2008-12-16 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in a computing device |
-
1987
- 1987-11-30 JP JP62299858A patent/JPH01142848A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7467332B2 (en) | 2004-09-27 | 2008-12-16 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in a computing device |
| US7523351B2 (en) | 2004-09-27 | 2009-04-21 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in computing device |
| JP2007212259A (ja) * | 2006-02-09 | 2007-08-23 | Dkk Toa Corp | ガス濃度測定装置 |
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