JP2697772B2 - 情報処理装置 - Google Patents
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Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題（図５） 課題を解決するための手段（図１） 作用 実施例（図２，３） 発明の効果
【０００２】
【産業上の利用分野】本発明は、情報処理装置に関する
ものであり、更に詳しく言えば動作モード設定時のリセ
ットシーケンス期間の改善に関するものである。
ものであり、更に詳しく言えば動作モード設定時のリセ
ットシーケンス期間の改善に関するものである。
【０００３】近年、ユーザの使用態様から情報を高速処
理する１チップマイクロコンピータ等が使用されてい
る。
理する１チップマイクロコンピータ等が使用されてい
る。
【０００４】これによれば、当該装置の動作モードを設
定処理する場合、リセットシーケンス期間中に、リード
／ライト信号に基づいて読み出された動作モードデータ
が一旦、ＣＰＵ等に入力され、また、数クロック後にリ
ード／ライト信号とソフト的に発生された書込み制御信
号とに基づいて該データをモードレジスタに書き込んで
いる。
定処理する場合、リセットシーケンス期間中に、リード
／ライト信号に基づいて読み出された動作モードデータ
が一旦、ＣＰＵ等に入力され、また、数クロック後にリ
ード／ライト信号とソフト的に発生された書込み制御信
号とに基づいて該データをモードレジスタに書き込んで
いる。
【０００５】このため、リード／ライト信号が立ち上が
ってから動作モードデータがモードレジスタに書き込ま
れるまでの時間が長く必要となり、ＣＰＵ等がユーザプ
ログラムに早期に復帰することができず、高速データ処
理の妨げとなっている。
ってから動作モードデータがモードレジスタに書き込ま
れるまでの時間が長く必要となり、ＣＰＵ等がユーザプ
ログラムに早期に復帰することができず、高速データ処
理の妨げとなっている。
【０００６】そこで、動作モードの設定処理をする際
に、基準クロック等によりハード的に発生した書込み制
御信号に基づいてその設定処理をし、リセットシーケン
ス期間の短縮化とそのデータ処理の高速化とを図ること
ができる装置が望まれている。
に、基準クロック等によりハード的に発生した書込み制
御信号に基づいてその設定処理をし、リセットシーケン
ス期間の短縮化とそのデータ処理の高速化とを図ること
ができる装置が望まれている。
【０００７】
【従来の技術】図４，５は、従来例に係る説明図であ
る。図４は従来例に係る情報処理装置の構成図を示して
いる。
る。図４は従来例に係る情報処理装置の構成図を示して
いる。
【０００８】図４において、動作モードの設定処理に基
づいて情報処理をする情報処理装置１０は、外部端子制
御回路１，ＲＯＭ（読出し専用メモリ）２Ａ，ＲＡＭ
（随時書込み読出し可能メモリ）２Ｂ，ＣＰＵ３，クロ
ック生成回路４，その他の周辺回路５及びデータバス６
から成る。
づいて情報処理をする情報処理装置１０は、外部端子制
御回路１，ＲＯＭ（読出し専用メモリ）２Ａ，ＲＡＭ
（随時書込み読出し可能メモリ）２Ｂ，ＣＰＵ３，クロ
ック生成回路４，その他の周辺回路５及びデータバス６
から成る。
【０００９】なお、外部端子制御回路１にはモードレジ
スタ１Ａが設けられ、それがＣＰＵ３と内部制御線Ｌを
介して接続されている。また、モードレジスタ１Ａの機
能は、該ＣＰＵ３から出力される書込み制御信号ＳＣに
基づいて動作モードデータを取り込むものである。
スタ１Ａが設けられ、それがＣＰＵ３と内部制御線Ｌを
介して接続されている。また、モードレジスタ１Ａの機
能は、該ＣＰＵ３から出力される書込み制御信号ＳＣに
基づいて動作モードデータを取り込むものである。
【００１０】当該装置の機能は、例えば、外部端子制御
回路１にリセット信号ＳＲが入力されると、動作モード
データＤｍがＲＯＭ２Ａから読み出される。これによ
り、モードレジスタ１Ａに書き込まれた動作モードに基
づいてユーザプログラム等が実行される。その結果デー
タがＲＡＭ２Ｂ等に記憶されたり、その他の周辺回路５
に出力されるものである。
回路１にリセット信号ＳＲが入力されると、動作モード
データＤｍがＲＯＭ２Ａから読み出される。これによ
り、モードレジスタ１Ａに書き込まれた動作モードに基
づいてユーザプログラム等が実行される。その結果デー
タがＲＡＭ２Ｂ等に記憶されたり、その他の周辺回路５
に出力されるものである。
【００１１】なお、動作モードは様々のユーザプログラ
ム要求に対処するため、チップ内部のメモリのみを使用
するモードやチップ外部のメモリを使用するモード等が
設けられ、それがユーザのシステムによって決定される
ものである。また、動作モードが一度設定された場合に
は、ユーザプログラムの実行中に、その誤書込み等を起
こさないように動作モードデータＤｍが保持される。
ム要求に対処するため、チップ内部のメモリのみを使用
するモードやチップ外部のメモリを使用するモード等が
設けられ、それがユーザのシステムによって決定される
ものである。また、動作モードが一度設定された場合に
は、ユーザプログラムの実行中に、その誤書込み等を起
こさないように動作モードデータＤｍが保持される。
【００１２】例えば、動作モードデータＤｍをメモリ空
間に割り当てることなく、ＣＰＵ３の内部レジスタと同
様に扱われる。また、通常の命令によりアクセスできな
ように、モードシーケンスに移行してから動作モードデ
ータＤｍがモードレジスタ１Ａに書き込まれるまでの期
間（以下単にリセットシーケンス期間という）中のみに
より、モードレジスタ１Ａにその書換えが許可され、具
体的にはＣＰＵ３内のプログラム可能論理回路（ＰＬ
Ａ）で生成された書込み制御信号ＳＣに基づいて行われ
る。
間に割り当てることなく、ＣＰＵ３の内部レジスタと同
様に扱われる。また、通常の命令によりアクセスできな
ように、モードシーケンスに移行してから動作モードデ
ータＤｍがモードレジスタ１Ａに書き込まれるまでの期
間（以下単にリセットシーケンス期間という）中のみに
より、モードレジスタ１Ａにその書換えが許可され、具
体的にはＣＰＵ３内のプログラム可能論理回路（ＰＬ
Ａ）で生成された書込み制御信号ＳＣに基づいて行われ
る。
【００１３】
【発明が解決しようとする課題】ところで従来例によれ
ば、当該装置の動作モードを設定処理する場合、リセッ
トシーケンス期間中に、リード／ライト信号ＷＥに基づ
いてＲＯＭ２Ａから読み出された動作モードデータＤｍ
が一旦、ＣＰＵ３に入力され、また、数クロック後にリ
ード／ライト信号ＷＥと書込み制御信号ＳＣとに基づい
て該データＤｍをモードレジスタ１Ａに書き込まれてい
る。
ば、当該装置の動作モードを設定処理する場合、リセッ
トシーケンス期間中に、リード／ライト信号ＷＥに基づ
いてＲＯＭ２Ａから読み出された動作モードデータＤｍ
が一旦、ＣＰＵ３に入力され、また、数クロック後にリ
ード／ライト信号ＷＥと書込み制御信号ＳＣとに基づい
て該データＤｍをモードレジスタ１Ａに書き込まれてい
る。
【００１４】このため、図５の動作タイミングチャート
に示すようにリード／ライト信号ＷＥが立ち上がってか
ら動作モードデータＤｍがモードレジスタ１Ａに書き込
まれるまでの時間（以下単に遅延時間という）Ｔｄが長
く必要となり、ＣＰＵ３がユーザプログラムに早期に復
帰することができず、高速データ処理の妨げとなるとい
う問題がある。
に示すようにリード／ライト信号ＷＥが立ち上がってか
ら動作モードデータＤｍがモードレジスタ１Ａに書き込
まれるまでの時間（以下単に遅延時間という）Ｔｄが長
く必要となり、ＣＰＵ３がユーザプログラムに早期に復
帰することができず、高速データ処理の妨げとなるとい
う問題がある。
【００１５】すなわち、リセットシーケンスは、図５に
示すように、例えば、該装置の電源ＯＮと共にリセット
信号ＳＲが「Ｈ」レベルに立ち上がると、まず、クロッ
ク生成回路４により発生する基準クロックＣLKのに同
期して立ち上がるリード／ライト信号ＷＥに基づいて、
一旦ＲＯＭ２Ａから読み出された動作モードデータＤｍ
がＣＰＵ３に入力される。また、基準クロックＣLKの
に同期して立ち上がるリード／ライト信号ＷＥとＣＰＵ
３から出力される書込み制御信号ＳＣに基づいてデータ
バス６上の動作モードデータＤｍがモードレジスタ１Ａ
に書き込まれる。このことで、数クロック後に動作モー
ドデータＤｍがモードレジスタ１Ａに書き込まれること
から遅延時間Ｔｄが長くなるものとなる。
示すように、例えば、該装置の電源ＯＮと共にリセット
信号ＳＲが「Ｈ」レベルに立ち上がると、まず、クロッ
ク生成回路４により発生する基準クロックＣLKのに同
期して立ち上がるリード／ライト信号ＷＥに基づいて、
一旦ＲＯＭ２Ａから読み出された動作モードデータＤｍ
がＣＰＵ３に入力される。また、基準クロックＣLKの
に同期して立ち上がるリード／ライト信号ＷＥとＣＰＵ
３から出力される書込み制御信号ＳＣに基づいてデータ
バス６上の動作モードデータＤｍがモードレジスタ１Ａ
に書き込まれる。このことで、数クロック後に動作モー
ドデータＤｍがモードレジスタ１Ａに書き込まれること
から遅延時間Ｔｄが長くなるものとなる。
【００１６】なお、１チップマイクロコンピュータで
は、限られた半導体チップ内に様々な回路素子を設置す
るため、書込み制御信号ＳＣを伝送する内部制御線Ｌが
該チップ内を専有し、チップ面積の増大の一因となるこ
とがある。また、一般に情報処理装置では、リセット解
除後、なるべく早くユーザプログラムに復帰させる必要
がある。このため、リセットシーケンスの期間をなるべ
く短くしなければならい。
は、限られた半導体チップ内に様々な回路素子を設置す
るため、書込み制御信号ＳＣを伝送する内部制御線Ｌが
該チップ内を専有し、チップ面積の増大の一因となるこ
とがある。また、一般に情報処理装置では、リセット解
除後、なるべく早くユーザプログラムに復帰させる必要
がある。このため、リセットシーケンスの期間をなるべ
く短くしなければならい。
【００１７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、その動作モードの設定処理をする
際に、制御手段等によりソフト的に発生された書込み制
御信号に基づいてその設定処理をすることなく、基準ク
ロック等によりハード的に発生した書込み制御信号に基
づいてその設定処理をし、リセットシーケンス期間の短
縮化とそのデータ処理の高速化とを図ることが可能とな
る情報処理装置の提供を目的とする。
作されたものであり、その動作モードの設定処理をする
際に、制御手段等によりソフト的に発生された書込み制
御信号に基づいてその設定処理をすることなく、基準ク
ロック等によりハード的に発生した書込み制御信号に基
づいてその設定処理をし、リセットシーケンス期間の短
縮化とそのデータ処理の高速化とを図ることが可能とな
る情報処理装置の提供を目的とする。
【００１８】
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る情報処理装置の原理図を示している。
本発明に係る情報処理装置の原理図を示している。
【００１９】本発明の情報処理装置は、図１（ａ），
（ｂ）に示すように、少なくとも、外部制御信号ＳＲ及
び動作モードデータＤｍの入出力を制御する入出力手段
１１と、前記動作モードデータＤｍを記憶する記憶手段
１２と、前記入出力手段１１及び前記記憶手段１２の入
出力を制御する制御手段１３とを具備する情報処理装置
において、前記入出力手段１１にモード設定手段１４が
設けられ、前記モード設定手段１４が、動作モードデー
タＤｍを保持するデータ保持手段14Ａと、前記データ保
持手段14Ａに書込み制御信号ＳWEを出力する論理ゲート
手段14Ｂと、前記書込み制御信号ＳWE、外部制御信号Ｓ
Ｒ及び第２の基準クロック信号ＣLK2 に基づいて帰還信
号ＳＦを出力する帰還手段14Ｃとを有し、前記モード設
定手段１４は、リセット解除後の最初のリード動作に基
づいてデータバス１５の値を取り込むことを特徴とす
る。
（ｂ）に示すように、少なくとも、外部制御信号ＳＲ及
び動作モードデータＤｍの入出力を制御する入出力手段
１１と、前記動作モードデータＤｍを記憶する記憶手段
１２と、前記入出力手段１１及び前記記憶手段１２の入
出力を制御する制御手段１３とを具備する情報処理装置
において、前記入出力手段１１にモード設定手段１４が
設けられ、前記モード設定手段１４が、動作モードデー
タＤｍを保持するデータ保持手段14Ａと、前記データ保
持手段14Ａに書込み制御信号ＳWEを出力する論理ゲート
手段14Ｂと、前記書込み制御信号ＳWE、外部制御信号Ｓ
Ｒ及び第２の基準クロック信号ＣLK2 に基づいて帰還信
号ＳＦを出力する帰還手段14Ｃとを有し、前記モード設
定手段１４は、リセット解除後の最初のリード動作に基
づいてデータバス１５の値を取り込むことを特徴とす
る。
【００２０】
【００２１】さらに、前記情報処理装置において、前記
モード設定手段１４の論理ゲート手段14Ｂが第１の基準
クロック信号ＣLK１，書込み信号ＳRd及び帰還信号ＳＦ
の論理演算に基づいて前記書込み制御信号ＳWEを出力す
ることを特徴とする。
モード設定手段１４の論理ゲート手段14Ｂが第１の基準
クロック信号ＣLK１，書込み信号ＳRd及び帰還信号ＳＦ
の論理演算に基づいて前記書込み制御信号ＳWEを出力す
ることを特徴とする。
【００２２】また、前記情報処理装置において、前記モ
ード設定手段１４に入力される第１の基準クロック信号
ＣLK１の位相と第２の基準クロック信号ＣLK２の位相と
が異なることを特徴とする。
ード設定手段１４に入力される第１の基準クロック信号
ＣLK１の位相と第２の基準クロック信号ＣLK２の位相と
が異なることを特徴とする。
【００２３】なお、前記情報処理装置において、前記モ
ード設定手段１４の論理ゲート手段14Ｂが三入力否定論
理積回路から成ることを特徴とし、上記目的を達成す
る。
ード設定手段１４の論理ゲート手段14Ｂが三入力否定論
理積回路から成ることを特徴とし、上記目的を達成す
る。
【００２４】
【作用】本発明の情報処理装置によれば、図１（ａ）に
示すように、入出力手段１１，記憶手段１２及び制御手
段１３が具備され、リセット解除後の最初のリード動作
に基づいてデータバス１５の値が入出力手段１１に設け
られたモード設定手段１４により取り込まれる。
示すように、入出力手段１１，記憶手段１２及び制御手
段１３が具備され、リセット解除後の最初のリード動作
に基づいてデータバス１５の値が入出力手段１１に設け
られたモード設定手段１４により取り込まれる。
【００２５】このため、書込み信号ＳRdが立ち上がって
から動作モードデータＤｍがデータ保持手段14Ａに書き
込まれるまでの時間を従来例に比べて短くすることが可
能となる。すなわち、動作モードの設定処理をする際
に、図１（ｂ）に示すように、第１の基準クロック信号
ＣLK１，書込み信号ＳRd及び帰還信号ＳＦの三入力否定
論理積に基づく書込み制御信号ＳWEが論理ゲート手段14
Ｂからデータ保持手段14Ａに出力され、該書込み制御信
号ＳWEに基づいて動作モードデータＤｍがデータ保持手
段14Ａにより保持される。
から動作モードデータＤｍがデータ保持手段14Ａに書き
込まれるまでの時間を従来例に比べて短くすることが可
能となる。すなわち、動作モードの設定処理をする際
に、図１（ｂ）に示すように、第１の基準クロック信号
ＣLK１，書込み信号ＳRd及び帰還信号ＳＦの三入力否定
論理積に基づく書込み制御信号ＳWEが論理ゲート手段14
Ｂからデータ保持手段14Ａに出力され、該書込み制御信
号ＳWEに基づいて動作モードデータＤｍがデータ保持手
段14Ａにより保持される。
【００２６】なお、この際の帰還信号ＳＦは、書込み制
御信号ＳWE，外部制御信号ＳＲ及び第１の基準クロック
信号ＣLK１に比べて１／２周期の位相のずれを有してい
る第２の基準クロック信号ＣLK２に基づいて帰還手段14
Ｃにより発生したものである。このことで、従来例のよ
うなＣＰＵ３等によりソフト的に発生された書込み制御
信号ＳＣに基づいて動作モードの設定処理をすることが
無くなり、第１，第２の基準クロック信号ＣLK１，ＣLK
２によりハード的に発生した書込み制御信号ＳWEに基づ
いて該動作モードの設定処理をすることが可能となる。
御信号ＳWE，外部制御信号ＳＲ及び第１の基準クロック
信号ＣLK１に比べて１／２周期の位相のずれを有してい
る第２の基準クロック信号ＣLK２に基づいて帰還手段14
Ｃにより発生したものである。このことで、従来例のよ
うなＣＰＵ３等によりソフト的に発生された書込み制御
信号ＳＣに基づいて動作モードの設定処理をすることが
無くなり、第１，第２の基準クロック信号ＣLK１，ＣLK
２によりハード的に発生した書込み制御信号ＳWEに基づ
いて該動作モードの設定処理をすることが可能となる。
【００２７】これにより、リセットシーケンスの期間の
短縮化が図られ、制御手段１３がユーザプログラムに早
期に復帰することができ、データ処理の高速化を図るこ
とが可能となる。
短縮化が図られ、制御手段１３がユーザプログラムに早
期に復帰することができ、データ処理の高速化を図るこ
とが可能となる。
【００２８】なお、従来例のような入出力手段１１と制
御手段１３との間に設けられていた内部制御線Ｌが不要
となることからチップ面積の縮小化が図られる。このこ
とで、限られた半導体チップ内に様々な回路素子を設置
して高性能，高機能を有する１チップマイクロコンピュ
ータを製造することが可能となる。
御手段１３との間に設けられていた内部制御線Ｌが不要
となることからチップ面積の縮小化が図られる。このこ
とで、限られた半導体チップ内に様々な回路素子を設置
して高性能，高機能を有する１チップマイクロコンピュ
ータを製造することが可能となる。
【００２９】
【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図２，３は、本発明の実施例に係る情報
処理装置を説明する図であり、図２は、本発明の実施例
に係る情報処理装置の構成図を示している。
て説明をする。図２，３は、本発明の実施例に係る情報
処理装置を説明する図であり、図２は、本発明の実施例
に係る情報処理装置の構成図を示している。
【００３０】図２において、例えば、動作モードの設定
処理に基づいて情報処理をする情報処理装置２０は、外
部端子制御回路２１，ＲＯＭ（読出し専用メモリ）２２
Ａ，ＲＡＭ（随時書込み読出し可能メモリ）２２Ｂ，Ｃ
ＰＵ２３，モードレジスタ２４，クロック生成回路２
５，その他の周辺回路２６及びデータバス２７から成
る。
処理に基づいて情報処理をする情報処理装置２０は、外
部端子制御回路２１，ＲＯＭ（読出し専用メモリ）２２
Ａ，ＲＡＭ（随時書込み読出し可能メモリ）２２Ｂ，Ｃ
ＰＵ２３，モードレジスタ２４，クロック生成回路２
５，その他の周辺回路２６及びデータバス２７から成
る。
【００３１】すなわち、外部端子制御回路２１は入出力
手段１１の一実施例であり、外部制御信号ＳＲの一例と
なるリセット信号，動作モードデータＤｍやその他のデ
ータＤの入出力を制御するものである。
手段１１の一実施例であり、外部制御信号ＳＲの一例と
なるリセット信号，動作モードデータＤｍやその他のデ
ータＤの入出力を制御するものである。
【００３２】ＲＯＭ２２Ａ，ＲＡＭ２２Ｂは記憶手段１
２の一実施例を構成するものであり、動作モードデータ
Ｄｍやその他のデータＤを記憶するものである。
２の一実施例を構成するものであり、動作モードデータ
Ｄｍやその他のデータＤを記憶するものである。
【００３３】ＣＰＵ２３は制御手段１３の一実施例であ
り、外部端子制御回路２１，ＲＯＭ２２Ａ，ＲＡＭ２２
Ｂの入出力を制御するものである。
り、外部端子制御回路２１，ＲＯＭ２２Ａ，ＲＡＭ２２
Ｂの入出力を制御するものである。
【００３４】モードレジスタ２４はモード設定手段１４
の一実施例であり、第１のデータラッチ回路24Ａ，論理
ゲート回路24Ｂ及び信号帰還回路24Ｃから成る。すなわ
ち、第１のデータラッチ回路24Ａはデータ保持手段14Ａ
の一実施例であり、リセット解除後の最初のリード動作
に基づいてデータバス２７の値を取り込み、その動作モ
ードデータＤｍ（以下単にｊと記述する）を保持するも
のである。
の一実施例であり、第１のデータラッチ回路24Ａ，論理
ゲート回路24Ｂ及び信号帰還回路24Ｃから成る。すなわ
ち、第１のデータラッチ回路24Ａはデータ保持手段14Ａ
の一実施例であり、リセット解除後の最初のリード動作
に基づいてデータバス２７の値を取り込み、その動作モ
ードデータＤｍ（以下単にｊと記述する）を保持するも
のである。
【００３５】また、論理ゲート回路24Ｂは論理ゲート手
段14Ｂの一実施例であり、三入力否定論理積回路ＮAND
及びインバータＩＮから成る。三入力否定論理積回路Ｎ
ANDは第１の基準クロック信号ＣLK１（以下単にａと記
述する），書込み信号ＳRd（以下単にリード信号ｄと記
述する）及び帰還信号ＳＦ（以下単にｅと記述する）の
三入力否定論理積に基づいて演算結果信号ｆを出力し、
インバータＩＮはそれを反転した書込み制御信号ＳWE
（以下単にｇと記述する）を該論理ゲート回路24Ｂから
第１のデータラッチ回路24Ａに出力するものである。
段14Ｂの一実施例であり、三入力否定論理積回路ＮAND
及びインバータＩＮから成る。三入力否定論理積回路Ｎ
ANDは第１の基準クロック信号ＣLK１（以下単にａと記
述する），書込み信号ＳRd（以下単にリード信号ｄと記
述する）及び帰還信号ＳＦ（以下単にｅと記述する）の
三入力否定論理積に基づいて演算結果信号ｆを出力し、
インバータＩＮはそれを反転した書込み制御信号ＳWE
（以下単にｇと記述する）を該論理ゲート回路24Ｂから
第１のデータラッチ回路24Ａに出力するものである。
【００３６】信号帰還回路24Ｃは帰還手段14Ｃの一実施
例であり、フリップ・フロップ回路ＦＦ，第２のデータ
ラッチ回路Ｌatchから成る。フリップ・フロップ回路Ｆ
Ｆは書込み制御信号ｇをリセット信号ＳＲ（以下単にｃ
と記述する）に基づいて保持し、それを第２のデータラ
ッチ回路Ｌatchに出力信号ｈとして出力する。また、該
ラッチ回路Ｌatchは第２の基準クロック信号ＣLK２（以
下単にｂと記述する）とリセット信号ｃに基づいて出力
信号ｈをラッチし、それを帰還信号ｅとして三入力否定
論理積回路ＮAND に出力するものである。
例であり、フリップ・フロップ回路ＦＦ，第２のデータ
ラッチ回路Ｌatchから成る。フリップ・フロップ回路Ｆ
Ｆは書込み制御信号ｇをリセット信号ＳＲ（以下単にｃ
と記述する）に基づいて保持し、それを第２のデータラ
ッチ回路Ｌatchに出力信号ｈとして出力する。また、該
ラッチ回路Ｌatchは第２の基準クロック信号ＣLK２（以
下単にｂと記述する）とリセット信号ｃに基づいて出力
信号ｈをラッチし、それを帰還信号ｅとして三入力否定
論理積回路ＮAND に出力するものである。
【００３７】なお、クロック生成回路２５は、第１，第
２の基準クロック信号ａ，ｂを発生し、少なくとも、第
１の基準クロック信号ａを三入力否定論理積回路ＮAND
に出力し、第２の基準クロック信号ｂを第２のデータラ
ッチ回路Ｌatchに出力する。また、第１，第２の基準ク
ロック信号ａ，ｂとは位相が異なり、例えば、第２の基
準クロック信号ｂが第１の基準クロック信号ａに比べて
１／２周期の位相が遅れて発生するものである。
２の基準クロック信号ａ，ｂを発生し、少なくとも、第
１の基準クロック信号ａを三入力否定論理積回路ＮAND
に出力し、第２の基準クロック信号ｂを第２のデータラ
ッチ回路Ｌatchに出力する。また、第１，第２の基準ク
ロック信号ａ，ｂとは位相が異なり、例えば、第２の基
準クロック信号ｂが第１の基準クロック信号ａに比べて
１／２周期の位相が遅れて発生するものである。
【００３８】その他の周辺回路２６及びデータバス２７
は従来例と同様であるため説明を省略する。
は従来例と同様であるため説明を省略する。
【００３９】次に、当該情報処理装置の動作モード処理
について説明をする。図３は、本発明の実施例に係る情
報処理装置の動作タイミングチャートを示している。
について説明をする。図３は、本発明の実施例に係る情
報処理装置の動作タイミングチャートを示している。
【００４０】図３において、従来例と異なるのは本発明
の実施例ではリセット信号ｃがアクテイブ（活性化，
「Ｈ」レベル）になるとフリップ・フロップ回路ＦＦの
出力信号ｈと第２のデータラッチ回路Ｌatchの出力信号
ｅとが「Ｈ」レベルになる。その後、リセット信号ｃが
ノンアクテイブ（不活性化）になっても、フリップ・フ
ロップ回路ＦＦがセットした状態を継続するものであ
る。
の実施例ではリセット信号ｃがアクテイブ（活性化，
「Ｈ」レベル）になるとフリップ・フロップ回路ＦＦの
出力信号ｈと第２のデータラッチ回路Ｌatchの出力信号
ｅとが「Ｈ」レベルになる。その後、リセット信号ｃが
ノンアクテイブ（不活性化）になっても、フリップ・フ
ロップ回路ＦＦがセットした状態を継続するものであ
る。
【００４１】これにより、三入力否定論理積回路ＮAND
の一つの入力には「Ｈ」レベルが入力され、他の入力に
はリード信号ｄがリセット期間中に「Ｈ」になっても第
１のデータラッチ回路24Ａではデータバス２７の値が取
まれず、最初のリード信号ｄがアクテイブになった状態
であって、第１のクロック信号ａの立ち上がりに同期
して、三入力否定論理積回路ＮAND の出力信号ｆがで
「Ｌ」レベルになる。この際に、三入力否定論理積回路
ＮANDでは、第１の基準クロック信号ａ，リード信号ｄ
及び帰還信号ｅの三入力否定論理積に基づいて演算結果
信号ｆを出力し、インバータＩＮによりそれを反転した
書込み制御信号ｇが論理ゲート回路24Ｂから第１のデー
タラッチ回路24Ａに出力される。
の一つの入力には「Ｈ」レベルが入力され、他の入力に
はリード信号ｄがリセット期間中に「Ｈ」になっても第
１のデータラッチ回路24Ａではデータバス２７の値が取
まれず、最初のリード信号ｄがアクテイブになった状態
であって、第１のクロック信号ａの立ち上がりに同期
して、三入力否定論理積回路ＮAND の出力信号ｆがで
「Ｌ」レベルになる。この際に、三入力否定論理積回路
ＮANDでは、第１の基準クロック信号ａ，リード信号ｄ
及び帰還信号ｅの三入力否定論理積に基づいて演算結果
信号ｆを出力し、インバータＩＮによりそれを反転した
書込み制御信号ｇが論理ゲート回路24Ｂから第１のデー
タラッチ回路24Ａに出力される。
【００４２】なお、フリップ・フロップ回路ＦＦでは書
込み制御信号ｇがリセット信号ｃに基づいて保持され、
それが第２のデータラッチ回路Ｌatchに出力信号ｈとし
て出力され、また、該ラッチ回路Ｌatchでは第１の基準
クロック信号ａに比べて１／２周期の位相が遅れて発生
した第２の基準クロック信号ｂと、最初のリセット信号
ｃとに基づいて出力信号ｈがラッチされ、それが帰還信
号ｅとして三入力否定論理積回路ＮAND に出力される。
込み制御信号ｇがリセット信号ｃに基づいて保持され、
それが第２のデータラッチ回路Ｌatchに出力信号ｈとし
て出力され、また、該ラッチ回路Ｌatchでは第１の基準
クロック信号ａに比べて１／２周期の位相が遅れて発生
した第２の基準クロック信号ｂと、最初のリセット信号
ｃとに基づいて出力信号ｈがラッチされ、それが帰還信
号ｅとして三入力否定論理積回路ＮAND に出力される。
【００４３】このことで、書込み制御信号ｇに基づいて
第１のデータラッチ回路24Ａにデータバス２７の値が読
み込まれる。
第１のデータラッチ回路24Ａにデータバス２７の値が読
み込まれる。
【００４４】なお、リード信号ｄの２番目の「Ｈ」レベ
ルでは、帰還信号ｅ及び書込み制御信号ｇが共に「Ｌ」
レベルになり、三入力否定論理積回路ＮANDのゲート出
力信号ｆが「Ｈ」レベルになることから第１のデータラ
ッチ回路24Ａにはデータバス２７の値が読み込まれな
い。これにより、チップ内部のメモリのみを使用するモ
ードやチップ外部のメモリを使用するモード等の動作モ
ードが第１のデータラッチ回路24Ａに一度設定された場
合には、それ以降の誤書込み等を阻止することが可能と
なる。
ルでは、帰還信号ｅ及び書込み制御信号ｇが共に「Ｌ」
レベルになり、三入力否定論理積回路ＮANDのゲート出
力信号ｆが「Ｈ」レベルになることから第１のデータラ
ッチ回路24Ａにはデータバス２７の値が読み込まれな
い。これにより、チップ内部のメモリのみを使用するモ
ードやチップ外部のメモリを使用するモード等の動作モ
ードが第１のデータラッチ回路24Ａに一度設定された場
合には、それ以降の誤書込み等を阻止することが可能と
なる。
【００４５】このようにして、本発明の実施例に係る情
報処理装置によれば図２に示すように、外部端子制御回
路２１，ＲＯＭ２２Ａ，ＲＡＭ２２Ｂ，ＣＰＵ２３，モ
ードレジスタ２４，クロック生成回路２５，その他の周
辺回路２６及びデータバス２７が具備され、リセット解
除後の最初のリード動作に基づいてデータバス２７の値
が外部端子制御回路２１に設けられたモードレジスタ２
４の第１のデータラッチ回路24Ａにより取り込まれる。
報処理装置によれば図２に示すように、外部端子制御回
路２１，ＲＯＭ２２Ａ，ＲＡＭ２２Ｂ，ＣＰＵ２３，モ
ードレジスタ２４，クロック生成回路２５，その他の周
辺回路２６及びデータバス２７が具備され、リセット解
除後の最初のリード動作に基づいてデータバス２７の値
が外部端子制御回路２１に設けられたモードレジスタ２
４の第１のデータラッチ回路24Ａにより取り込まれる。
【００４６】このため、リード信号ｄが立ち上がってか
ら動作モードデータｊが第１のデータラッチ回路24Ａに
書き込まれるまでの時間を従来例に比べて短くすること
が可能となる。これは、動作モードの設定処理をする際
に、図３に示すように、リセット解除後の最初のリード
信号ｄ，第１の基準クロック信号ａ及び帰還信号ｅの三
入力否定論理積に基づく書込み制御信号ｇが論理ゲート
回路24Ｂから第１のデータラッチ回路24Ａに出力され、
該書込み制御信号ｇに基づいて動作モードデータｊが第
１のデータラッチ回路24Ａにより保持されるためであ
る。
ら動作モードデータｊが第１のデータラッチ回路24Ａに
書き込まれるまでの時間を従来例に比べて短くすること
が可能となる。これは、動作モードの設定処理をする際
に、図３に示すように、リセット解除後の最初のリード
信号ｄ，第１の基準クロック信号ａ及び帰還信号ｅの三
入力否定論理積に基づく書込み制御信号ｇが論理ゲート
回路24Ｂから第１のデータラッチ回路24Ａに出力され、
該書込み制御信号ｇに基づいて動作モードデータｊが第
１のデータラッチ回路24Ａにより保持されるためであ
る。
【００４７】なお、この際の帰還信号ｅは、書込み制御
信号ｇ，リセット信号ｃ及び第１の基準クロック信号ａ
に比べて１／２周期の位相のずれを有している第２の基
準クロック信号ｂに基づいて信号帰還回路24Ｃにより発
生したものである。このことで、従来例のようなＣＰＵ
３等によりソフト的に発生された書込み制御信号ＳＣに
基づいて動作モードの設定処理をすることが無くなり、
第１，第２の基準クロック信号ａ，ｂによりハード的に
発生した書込み制御信号ｇに基づいて該動作モードの設
定処理をすることが可能となる。
信号ｇ，リセット信号ｃ及び第１の基準クロック信号ａ
に比べて１／２周期の位相のずれを有している第２の基
準クロック信号ｂに基づいて信号帰還回路24Ｃにより発
生したものである。このことで、従来例のようなＣＰＵ
３等によりソフト的に発生された書込み制御信号ＳＣに
基づいて動作モードの設定処理をすることが無くなり、
第１，第２の基準クロック信号ａ，ｂによりハード的に
発生した書込み制御信号ｇに基づいて該動作モードの設
定処理をすることが可能となる。
【００４８】これにより、リセットシーケンスの期間の
短縮化が図られ、ＣＰＵ２３がユーザプログラムに早期
に実行着手することができ、データ処理の高速化を図る
ことが可能となる。
短縮化が図られ、ＣＰＵ２３がユーザプログラムに早期
に実行着手することができ、データ処理の高速化を図る
ことが可能となる。
【００４９】なお、従来例のような外部端子制御回路２
１とＣＰＵ３との間に設けられていた内部制御線Ｌが不
要となることからチップ面積の縮小化が図られる。この
ことで、限られた半導体チップ内に様々な回路素子を設
置して高性能，高機能を有する１チップマイクロコンピ
ュータを製造することが可能となる。
１とＣＰＵ３との間に設けられていた内部制御線Ｌが不
要となることからチップ面積の縮小化が図られる。この
ことで、限られた半導体チップ内に様々な回路素子を設
置して高性能，高機能を有する１チップマイクロコンピ
ュータを製造することが可能となる。
【００５０】また、本発明の実施例では書込み制御信号
ｇをリセット解除後の最初のリード動作に基づいてハー
ド的に発生させる場合について説明をしたが、チップ面
積に制限されなければ、リセット解除後の最初のリード
動作の際に、ＣＰＵ２３のプログラム可能論理回路ＰＬ
Ａ等によりソフト的に生成された書込み制御信号ｇを直
接，第１のデータ保持回路24Ａに出力しても良い。
ｇをリセット解除後の最初のリード動作に基づいてハー
ド的に発生させる場合について説明をしたが、チップ面
積に制限されなければ、リセット解除後の最初のリード
動作の際に、ＣＰＵ２３のプログラム可能論理回路ＰＬ
Ａ等によりソフト的に生成された書込み制御信号ｇを直
接，第１のデータ保持回路24Ａに出力しても良い。
【００５１】
【発明の効果】以上説明したように、本発明の情報処理
装置によれば入出力手段，記憶手段及び制御手段が具備
され、リセット解除後の最初のリード動作に基づいてデ
ータバスの値が入出力手段に設けられたモード設定手段
により取り込まれる。
装置によれば入出力手段，記憶手段及び制御手段が具備
され、リセット解除後の最初のリード動作に基づいてデ
ータバスの値が入出力手段に設けられたモード設定手段
により取り込まれる。
【００５２】このため、動作モードの設定処理をする際
に、第１の基準クロック信号，書込み信号及び帰還信号
の三入力否定論理積に基づく書込み制御信号が論理ゲー
ト手段からデータ保持手段に出力され、該書込み制御信
号に基づいて動作モードデータがデータ保持手段により
保持される。このことで、第１，第２の基準クロック信
号によりハード的に発生した書込み制御信号に基づいて
該動作モードの設定処理をすることが可能となる。
に、第１の基準クロック信号，書込み信号及び帰還信号
の三入力否定論理積に基づく書込み制御信号が論理ゲー
ト手段からデータ保持手段に出力され、該書込み制御信
号に基づいて動作モードデータがデータ保持手段により
保持される。このことで、第１，第２の基準クロック信
号によりハード的に発生した書込み制御信号に基づいて
該動作モードの設定処理をすることが可能となる。
【００５３】これにより、リセットシーケンスの期間の
短縮化が図られ、制御手段がユーザプログラムに早期に
復帰することができ、データ処理の高速化を図ることが
可能となる。また、従来例のような内部制御線が不要と
なることからチップ面積の縮小化が図られ、高密度，高
集積化された１チップマイクロコンピュータを製造する
ことが可能となる。
短縮化が図られ、制御手段がユーザプログラムに早期に
復帰することができ、データ処理の高速化を図ることが
可能となる。また、従来例のような内部制御線が不要と
なることからチップ面積の縮小化が図られ、高密度，高
集積化された１チップマイクロコンピュータを製造する
ことが可能となる。
【図１】本発明に係る情報処理装置の原理図である。
【図２】本発明の実施例に係る情報処理装置の構成図で
ある。
ある。
【図３】本発明の実施例に係る情報処理装置の動作タイ
ミングチャートである。
ミングチャートである。
【図４】従来例に係る情報処理装置の構成図である。
【図５】従来例に係る問題点を説明する動作タイミング
チャートである。
チャートである。
１１…入出力手段、 １２…記憶手段、 １３…制御手段、 １４…モード設定手段、 14Ａ…データ保持手段、 14Ｂ…論理ゲート手段、 14Ｃ…帰還手段、 １５…データバス、 ＣLK１，ＣLK１…第１，第２の基準クロック信号、 ＳＦ…帰還信号、 ＳWE…書込み制御信号、 ＳRd…書込み信号、 ＳＲ…外部制御信号、 Ｄｍ…動作モードデータ、 Ｄ…その他のデータ。
Claims (4)
- 【請求項１】 少なくとも、外部制御信号（ＳＲ）及び
動作モードデータ（Ｄｍ）の入出力を制御する入出力手
段（１１）と、 前記動作モードデータ（Ｄｍ）を記憶する記憶手段（１
２）と、 前記入出力手段（１１）及び前記記憶手段（１２）の入
出力を制御する制御手段（１３）とを具備する情報処理
装置において、 前記入出力手段（１１）にモード設定手段（１４）が設
けられ、 前記モード設定手段（１４）が、 動作モードデータ（Ｄｍ）を保持するデータ保持手段
（14Ａ）と、 前記データ保持手段（14Ａ）に書込み制御信号（ＳWE）
を出力する論理ゲート手段（14Ｂ）と、 前記書込み制御信号（ＳWE）、外部制御信号（ＳＲ）及
び第２の基準クロック信号（ＣLK2 ）に基づいて帰還信
号（ＳＦ）を出力する帰還手段（14Ｃ）とを有し、 前記モード設定手段（１４）は、リセット解除後の最初
のリード動作に基づいてデータバス（１５）の値を取り
込むことを特徴とする情報処理装置。 - 【請求項２】 請求項１に記載の情報処理装置におい
て、 前記モード設定手段（１４）の論理ゲート手段（14Ｂ）
が第１の基準クロック信号（ＣLK1 ）、書込み信号（Ｓ
Rd）及び帰還信号（ＳＦ）との論理演算に基づいて前記
書込み制御信号（ＳWE）を出力することを特徴とする情
報処理装置。 - 【請求項３】 請求項１に記載の情報処理装置におい
て、 前記モード設定手段（１４）に入力される第１の基準ク
ロック信号（ＣLK1 ）の位相と前記帰還手段（14Ｃ）に
入力される第２の基準クロック信号（ＣLK2 ）の位相と
が異なることを特徴とする情報処理装置。 - 【請求項４】 請求項１に記載の情報処理装置におい
て、 前記モード設定手段（１４）の論理ゲート手段（14Ｂ）
が三入力否定論理積回路からなることを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068566A JP2697772B2 (ja) | 1991-04-01 | 1991-04-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068566A JP2697772B2 (ja) | 1991-04-01 | 1991-04-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304581A JPH04304581A (ja) | 1992-10-27 |
| JP2697772B2 true JP2697772B2 (ja) | 1998-01-14 |
Family
ID=13377444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068566A Expired - Fee Related JP2697772B2 (ja) | 1991-04-01 | 1991-04-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697772B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022774B2 (ja) * | 1977-07-28 | 1985-06-04 | 日本電気株式会社 | 入出力端子制御方式 |
| JPS62171020A (ja) * | 1986-01-23 | 1987-07-28 | Nec Ic Microcomput Syst Ltd | マイクロコンピユ−タ |
| JPS63148363A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | マイクロコンピユ−タ |
-
1991
- 1991-04-01 JP JP3068566A patent/JP2697772B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304581A (ja) | 1992-10-27 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |
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