JPH11273380A - Ｌｓｉ動作モード設定信号取り込み方法およびモード信号取り込み機能つきｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】 動作モードを設定するための専用端子を設け
ることなく、ＬＳＩの通常動作中に通常動作を妨げるこ
となく、動作モードの設定を可能とする。 【解決手段】 ＬＳＩ１の双方向端子Ｔ１とメモリ３と
の間を接続するデータバスに、トライステートバッファ
２の出力をワイヤード接続する。ＬＳＩ１の出力端子Ｔ
２はトライステートバッファ２の出力イネーブル端子に
接続されている。タイマ２２から一定時間間隔で生成さ
れるモード信号取り込み要求信号Ｓ３に応答して、制御
部２１はモードレジスタタイミング信号Ｓ２、取り込み
要求許可信号Ｓ８、トライステートバッファ２の出力制
御信号を生成する。モードレジスタタイミング信号Ｓ２
に応答して、モードレジスタ１０は双方向バッファ４０
から設定データを入力する。メモリアクセス調停部２３
からの取り込み待ち信号Ｓ１１に応答して、制御部２１
は信号Ｓ２、Ｓ７，Ｓ８を待たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩに関し、特
に、複数の動作モードを有するＬＳＩに対して動作モー
ド設定信号を取り込む方法に関する。

【０００２】

【従来の技術】この種の従来の技術を、実開昭６４−２
３１３６号公報（以下、先行技術例と記す）に開示され
た「ＬＳＩ回路」を例に挙げて説明する。

【０００３】この先行技術例では、複数の動作モードを
有するＬＳＩ回路において、動作モードを記憶する書き
換え可能な不揮発性メモリを備え、複数のデータ入力端
子、１本のテスト信号入力端子とを有する。データ入力
端子は、ＬＳＩ回路内部の回路に接続されると共に、Ｌ
ＳＩ回路内部のトライステートバッファに接続され、こ
のトライステートバッファ、不揮発性メモリ、モード設
定回路をワイヤード接続して内部バスを構成している。
テスト信号入力端子は、上記トライステートバッファの
出力制御端子、不揮発性メモリのリードイネーブル端子
に接続され、インバータを介してライトイネーブル端子
に接続されている。

【０００４】次に、この先行技術例に開示されたＬＳＩ
回路の動作について説明する。ＬＳＩ回路の動作モード
を設定する場合、テスト信号入力をハイレベルとする。
テスト信号がハイレベルとなると、トライステートバッ
ファが出力状態となり、不揮発性メモリに対してデータ
入力が可能となる。また、上記テスト信号がハイレベル
になると、不揮発性メモリのリードイネーブル端子がハ
イレベル、ライトイネーブル端子がロウレベルとなり、
データ書き込み可能な状態となる。この状態でデータ入
力端子から入力されたデータは、トライステートバッフ
ァを介して不揮発性メモリに書き込まれる。このように
してＬＳＩ回路の動作モードが不揮発性メモリに設定さ
れる。

【０００５】ＬＳＩ回路の動作モードを不揮発性メモリ
に設定した後、テスト信号をロウレベルに切り換える。
テスト信号がロウレベルになると、トライステートバッ
ファがハイインピーダンスとなり、不揮発性メモリに対
してのデータ入力が可能となる。したがって、データ入
力端子から入力されたデータは、ＬＳＩ回路の内部回路
のみに入力されるようになる。また、上記テスト信号が
ロウレベルになると、不揮発性メモリのリードイネーブ
ル端子がロウレベル、ライトネーブル端子がハイレベル
になり、出力モードとなる。したがって、不揮発性メモ
リから動作モードの設定データが読み出され、ＬＳＩ回
路の動作モードが設定される。

【０００６】この状態でデータ入力端子から入力された
データは、内部回路に入力され不揮発性メモリによって
指定された動作モードで処理を行なう。

【０００７】

【発明が解決しようとする課題】上述した先行技術例に
示されるＬＳＩ回路では、ＬＳＩ回路の動作モードの設
定をするためには、テスト信号入力端子をハイレベルに
しなければならない。つまり、ＬＳＩ回路の通常動作モ
ードの状態から動作モードを設定する状態に切り換える
必要があり、ＬＳＩ回路外部からの指示が必要となる。
また、データ入力端子を監視する機能が無いため、通常
データ入力中に動作設定モードに移行してしまい、通常
データの処理が正常に行なわれない可能性がある。

【０００８】したがって、本発明の目的は、ＬＳＩの動
作モードを取り込むためのＬＳＩ外部からの指示を必要
としない、ＬＳＩ動作モード設定信号取り込み方法およ
びモード信号取り込み機能つきＬＳＩを提供することに
ある。

【０００９】本発明の他の目的は、ＬＳＩの通常動作中
にその通常動作を妨げることなく、動作モードを設定す
ることが可能な、ＬＳＩ動作モード設定信号取り込み方
法およびモード信号取り込み機能つきＬＳＩを提供する
ことにある。

【００１０】

【課題を解決するための手段】本発明によれば、複数の
動作モードを有するＬＳＩに対して動作モード設定信号
を取り込む方法であって、前記動作モード設定信号が入
力されるトライステートバッファの出力を、前記ＬＳＩ
の双方向端子とメモリとの間を接続するデータバスにワ
イヤード接続し、前記ＬＳＩの通常動作中に前記トライ
ステートバッファをイネーブル状態として、前記動作モ
ード設定信号を前記ＬＳＩ内に取り込むようにしたこと
を特徴とするＬＳＩ動作モード設定信号取り込み方法が
得られる。

【００１１】また、本発明によれば、複数の動作モード
を有するＬＳＩに対して動作モード設定信号を取り込む
方法であって、前記動作モード設定信号が入力されるト
ライステートバッファの出力を、前記ＬＳＩの双方向端
子とメモリとの間を接続するデータバスにワイヤード接
続し、前記双方向端子の状態を監視して、前記データバ
スが前記メモリのアクセスに使用されているか否かを判
定し、前記メモリのアクセスが行なわれていないアイド
ル状態のときに、前記トライステートバッファをイネー
ブル状態として、前記動作モード設定信号を前記ＬＳＩ
内に取り込むようにしたことを特徴とするＬＳＩ動作モ
ード設定信号取り込み方法が得られる。

【００１２】さらに、本発明によれば、メモリとデータ
バスを介して接続される双方向端子と、動作モード設定
信号が入力されて出力が前記データバスにワーヤード接
続されたトライステートバッファの出力イネーブル端子
に接続される出力端子とを持ち、複数の動作モードを有
したモード信号取り込み機能つきＬＳＩであって、前記
双方向端子に接続された双方向バッファと、メモリ制御
信号と前記双方向バッファの出力制御信号を生成するメ
モリ制御部と、前記双方向バッファからの設定データが
入力されるモードレジスタと、該モードレジスタにタイ
ミング信号を供給すると共に、前記メモリ制御部へメモ
リライト起動信号とメモリリード起動信号を送出し、さ
らに、前記出力端子へ前記トライステートバッファの出
力制御信号を与えるモード信号取り込み部とを備えたこ
とを特徴とするモード信号取り込み機能つきＬＳＩが得
られる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を詳細に説明する。

【００１４】図２は本発明に係るＬＳＩ動作モード設定
信号取り込み方法が適用される、モード信号取り込み機
能つきＬＳＩ（以下、単にＬＳＩとも称す）１と、その
周辺回路を示すブロック図である。ＬＳＩ１は双方向端
子Ｔ１と出力端子Ｔ２とを持つ。双方向端子Ｔ１はメモ
リ３にデータバスを介して接続されている。出力端子Ｔ
２はトライステートバッファ２の出力イネーブル端子に
接続されている。トライステートバッファ２にはＬＳＩ
１の動作モードを設定する動作モード設定信号Ｓ１３が
入力され、トライステートバッファ２の出力は、双方向
端子Ｔ１とメモリ３を接続するデータバスにワイヤード
接続される。

【００１５】図１にＬＳＩ１の内部構成を示す。図示の
ＬＳＩ１は、ＬＳＩ１の動作モードを設定するためのモ
ードレジスタ１０と、本発明に係る新規ブロックである
モード信号取り込み部２０と、メモリ制御部３０と、双
方向バッファ４０とを有する。

【００１６】双方向バッファ４０は双方向端子Ｔ１に接
続されており、モードレジスタ１０には双方向バッファ
４０から設定データを入力される。

【００１７】モード信号取り込み部２０は、モード信号
取り込みタイミング制御部２１と、タイマ２２と、メモ
リアクセス調停部２３とからなる。タイマ２２は、設定
された時間にしたがって一定時間間隔でモード信号取り
込み要求信号Ｓ３をモード信号取り込みタイミング制御
部２１へ送出する。

【００１８】メモリ制御部３０はメモリ制御信号と双方
向バッファ４０の出力制御信号Ｓ１２を生成する。

【００１９】モード信号取り込みタイミン制御部２１
は、タイマ２２よりモード信号取り込み要求信号Ｓ３を
受け、モードレジスタタイミング信号Ｓ２、取り込みサ
イクル信号Ｓ７、取り込み要求許可信号Ｓ８、およびト
ライステートバッファ２の出力制御信号を生成する。ま
た、メモリアクセス調停部２３より取り込み待ち信号Ｓ
１１を受けて、モードレジスタタイミング信号Ｓ２、取
り込みサイクル信号Ｓ７、取り込み要求許可信号Ｓ８、
およびトライステートバッファ２の出力制御信号の生成
を待たせる機能を持つ。

【００２０】メモリアクセス調停部２３は、システム
（図示せず）からメモリライト要求信号Ｓ４を受け、メ
モリ制御部３０に対してメモリライト起動信号Ｓ９を生
成する。また、メモリアクセス調停部２３は、システム
からメモリリード要求信号Ｓ５を受け、メモリ制御部３
０に対してメモリリード起動信号Ｓ１０を生成する。さ
らに、メモリアクセス調停部２３は、メモリライト要求
信号Ｓ４、メモリリード要求信号Ｓ５に対応したメモリ
サイクル許可信号Ｓ６を生成し、メモリ制御部３０から
メモリサイクル終了信号Ｓ１４を受けて、モード信号取
り込みタイミング制御部２１に対する取り込み待ち信号
Ｓ１１を生成する。換言すれば、メモリアクセス調停部
２３は、双方向端子Ｔ１の状態を監視して、データバス
がメモリ３のアクセスに使用されているか否かを判定す
る手段として働き、データバスがメモリ３のアクセスに
使用されている間、取り込み待ち信号Ｓ１１を生成す
る。また、メモリアクセス調停部２３は、モード信号取
り込みタイミング制御部２１からの取り込みサイクル信
号Ｓ７を受けて、メモリライト起動信号Ｓ９、メモリリ
ード起動信号Ｓ１０、およびメモリサイクル許可信号Ｓ
６の生成を待たせる機能を持つ。

【００２１】図３はモード信号取り込みタイミング制御
部２１の詳細を示す回路図である。モード信号取り込み
タイミング制御部２１は、第１乃至第７のＤフリップ・
フロップ２１０１、２１０２、２１０３、２１０４、２
１０５、２１０６、および２１０７と、第１乃至第６の
アンドゲート２１１１、２１１２、２１１３、２１１
４、２１１５、および２１１６と、第１乃至第３のオア
ゲート２１２１、２１２２、および２１２３と、インバ
ータゲート２１３１と、ＪＫフリップ・フロップ２１４
１とから構成されている。

【００２２】第１のオアゲート２１２１の一方の入力端
子にはモード信号取り込み要求信号Ｓ３が供給され、他
方の入力端子は第１のＤタイプ・フリップ／フロップ２
１０１の出力端子Ｑに接続されている。第１のオアゲー
ト２１２１の出力信号は第１のアンドゲート２１１１の
一方に入力端子に供給され、第１のアンドゲート２１１
１の他方の入力端子は第３のＤフリップ・フロップ２１
０３の相補出力端子／Ｑに接続されている。第１のアン
ドゲート２１１１の出力信号は第１のＤフリップ・フロ
ップ２１０１のデータ入力端子Ｄに供給される。第１の
Ｄフリップ・フロップ２１０１の出力端子Ｑは上述した
ようにオアゲート２１２１の入力端子に供給されると共
に、第２のオアゲート２１２２の一方の入力端子に供給
される。

【００２３】第２のオアゲート２１２２の他方の入力端
子は第２のＤフリップ・フロップ２１０２の出力端子Ｑ
に接続されている。第２のオアゲート２１２２の出力信
号は第２のアンドゲート２１１２の一方の入力端子に供
給される。第２のアンドゲート２１１２の他方の入力端
子は、第３のＤフリップ・フロップ２１０３の相補出力
端子／Ｑに接続されている。第２のアンドゲート２１１
２の出力信号は第２のＤフリップ・フロップ２１０２の
データ入力端子Ｄに接続されている。第２のＤフリップ
・フロップ２１０２の出力端子Ｑは上述したように第２
のオアゲート２１２２の入力端子に供給されると共に、
第３のアンドゲート２１１３の一方の入力端子に供給さ
れる。第３のアンドゲート２１１３の他方の入力端子に
は、取り込みウェイト信号Ｓ１１をインバータゲート２
１３１で反転した信号が供給される。インバータゲート
２１３１と第３のアンドゲート２１１３との組合わせ
は、メモリアクセス調停部２３から供給される取り込み
待ち信号Ｓ１１に応答して、モードレジスタタイミング
信号Ｓ２、取り込みサイクル信号Ｓ７、取り込み要求許
可信号Ｓ８、およびトライステートバッファ２の出力制
御信号の生成を待たせる手段として働く。

【００２４】第３のアンドゲート２１１３の出力信号
は、ＪＫフリップ・フロップ２１４１のＪ入力端子と第
４のアンドゲート２１１４の一方の入力端子とに供給さ
れる。第４のアンドゲート２１１４の他方の入力端子
は、第３のＤフリップ・フロップ２１０３の出力端子Ｑ
に接続されている。第４のアンドゲート２１１４の出力
信号は第３のＤフリップ・フロップ２１０３のデータ入
力端子Ｄに供給される。第３のＤフリップ・フロップ２
１０３の出力端子Ｑからは取り込み要求許可信号Ｓ８が
出力され、この取り込み要求許可信号Ｓ８は第３のオア
ゲート２１２３の一方の入力端子にも供給されている。
第３のＤフリップ・フロップ２１０３の相補出力端子／
Ｑは、上述したように、第１、第２、および第４のアン
ドゲート２１１１、２１１２、および２１１４の入力端
子に供給されている。

【００２５】第３のオアゲート２１２３の他方の入力端
子は、第４のＤフリップ・フロップ２１０４の出力端子
Ｑに接続されている。第３のオアゲート２１２３の出力
信号は第５のアンドゲート２１１５の一方の入力端子に
供給され、第５のアンドゲート２１１５の他方の入力端
子は第６のＤフリップ・フロップ２１０６の相補出力端
子／Ｑに接続されている。第５のアンドゲート２１１５
の出力信号は第４のＤフリップ・フロップ２１０４のデ
ータ入力端子Ｄに供給される。第４のＤフリップ・フロ
ップ２１０４の出力端子Ｑは、上述したように、第３の
オアゲート２１２３の入力端子に接続されると共に、第
６のアンドゲート２１１６の一方の入力端子にも接続さ
れ、さらに、出力端子Ｔ２にも接続されている。

【００２６】第６のアンドゲート２１１６の他方の入力
端子は第５のＤフリップ・フロップ２１０５の出力端子
Ｑに接続されている。第６のアンドゲート２１１６の出
力信号は第５のＤフリップ・フロップ２１０５のデータ
入力端子Ｄに供給される。第４のＤフリップ・フロップ
２１０５の出力端子Ｑは、上述したように第６のアンド
ゲート２１１６の入力端子に接続されると共に、第６の
Ｄフリップ・フロップ２１０６のデータ入力端子Ｄに接
続され、さらに、タイミング信号Ｓ２を出力する。第６
のＤフリップ・フロップ２１０６の相補出力端子／Ｑ
は、上述したように第５のアンドゲート２１１５の入力
端子に接続され、第６のＤフリップ・フロップ２１０６
の出力端子Ｑは第７のＤフリップ・フロップ２１０７の
データ入力端子Ｄに接続されている。第７のＤフリップ
・フロップ２１０７の出力端子ＱはＪＫフリップ・フリ
ップ２１１４のＫ入力端子に接続されている。ＪＫフリ
ップ・フリップ２１１４の出力端子Ｑは、取り込みサイ
クル信号Ｓ７を出力する。

【００２７】図４にメモリアクセス調停部２３の詳細な
回路図を示す。メモリアクセス調停部２３は、第１乃至
第６のＤフリップ・フロップ２３０１、２３０２、２３
０３、２３０４、２３０５、および２３０６と、第１乃
至第８のアンドゲート２３１１、２３１２、２３１３、
２３１４、２３１５、２３１６、２３１７、および２３
１８と、第１乃至第７のオアゲート２３２１、２３２
２、２３２３、２３２４、２３２５、２３２６、および
２３２７と、インバータゲート２３３１と、ＪＫフリッ
プ・フロップ２３４１とから構成されている。

【００２８】第１のオアゲート２３２１の一方の入力端
子にはメモリライト要求信号Ｓ４が供給される。第１の
オアゲート２３２１の他方の入力端子は第１のＤフリッ
プ・フロップ２３０１の出力端子Ｑに接続されている。
第１のオアゲート２３２１の出力信号は第１のアンドゲ
ート２３１１の一方の入力端子に接続され、その他方の
入力端子には第５のオアゲート２３２５の出力信号であ
るメモリサイクル許可信号Ｓ６が供給される。第１のア
ンドゲート２３１１の出力信号は第１のＤフリップ・フ
ロップ２３０１のデータ入力端子Ｄに供給される。第１
のＤフリップ・フロップ２３０１の出力端子Ｑは、上述
したように、第１のオアゲート２３２１の入力端子に接
続されると共に、第２のオアゲート２３２２の一方の入
力端子に接続されている。

【００２９】第２のオアゲート２３２２の他方の入力端
子は第２のＤフリップ・フロップ２３０２の出力端子Ｑ
に接続されている。第２のオアゲート２３２２の出力信
号は第２のアンドゲート２３１２の一方の入力端子に接
続され、その他方の入力端子にはメモリサイクル許可信
号Ｓ６が供給されている。第２のアンドゲート２３１２
の出力信号はＤフリップ・フロップ２３０２のデータ入
力端子Ｄに供給される。第２のＤフリップ・フロップ２
３０２の出力端子Ｑは上述したように第２のオアゲート
２３２２の入力端子に接続されると共に、第３のアンド
ゲート２３１３の一方の入力端子に接続されている。

【００３０】第３のアンドゲート２３１３の他方の入力
端子には、取り込みサイクル信号Ｓ７をインバータゲー
ト２３３１で反転した信号が供給される。インバータゲ
ート２３３１と第３のアンドゲート２３１３との組合わ
せは、モート信号取り込みタイミング制御部２１から供
給される取り込みサイクル信号Ｓ７に応答して、メモリ
ライト起動信号Ｓ９の生成を待たせる手段として働く。

【００３１】第３のアンドゲート２３１３の出力信号は
第４のアンドゲート２３１４の一方の入力端子と第６の
オアゲート２３２６の一方の入力端子に接続されてい
る。第４のアンドゲート２３１４の他方の入力端子は第
３のＤフリップ・フロップ２３０３の相補出力端子／Ｑ
が接続されている。第４のアンドゲート２３１４の出力
信号は第３のＤフリップ・フロップ２３０３のデータ入
力端子Ｄに接続されている。第３のＤフリップ・フロッ
プ２３０３の相補出力端子／Ｑは、上述したように、第
４のアンドゲート２３１３の入力端子に接続され、第３
のＤフリップ・フロップ２３０３の出力端子Ｑは第５の
オアゲート２３２５の一方の入力端子に接続されると共
に、メモリライト起動信号Ｓ９を出力する。

【００３２】すなわち、第１のオアゲート２３２１、第
１のアンドゲート２３１１、第１のＤフリップ・フロッ
プ２３０１、第２のオアゲート２３２２、第２のアンド
ゲート２３１２、第２のＤフリップ・フロップ２３０
２、第３および第４のアンドゲート２３１３および２３
１４、第３のＤフリップ・フロップ２３０３、第５のオ
アゲート２３２５、およびインバータゲート２３３１の
組合わせは、メモリライト要求信号Ｓ４、メモリサイク
ル許可信号Ｓ６、および取り込みサイクル信号Ｓ７に応
答して、メモリライト起動信号Ｓ９を生成する手段とし
て働く。

【００３３】第３のオアゲート２３２３の一方の入力端
子にはメモリリード要求信号Ｓ５が供給される。第３の
オアゲート２３２３の他方の入力端子は第４のＤフリッ
プ・フロップ２３０４の出力端子Ｑに接続されている。
第３のオアゲート２３２３の出力信号は第５のアンドゲ
ート２３１５の一方の入力端子に接続され、その他方の
入力端子には第５のオアゲート２３２５の出力信号であ
るメモリサイクル許可信号Ｓ６が供給される。第５のア
ンドゲート２３１５の出力信号は第４のＤフリップ・フ
ロップ２３０４のデータ入力端子Ｄに供給される。第４
のＤフリップ・フロップ２３０４の出力端子Ｑは上述し
たように第３のオアゲート２３２３の入力端子に接続さ
れると共に、第４のオアゲート２３２４の一方の入力端
子に接続されている。

【００３４】第４のオアゲート２３２４の他方の入力端
子は第５のＤフリップ・フロップ２３０５の出力端子Ｑ
に接続されている。第４のオアゲート２３２４の出力信
号は第６のアンドゲート２３１６の一方の入力端子に接
続され、その他方の入力端子にはメモリサイクル許可信
号Ｓ６が供給されている。第６のアンドゲート２３１６
の出力信号は第５のＤフリップ・フロップ２３０５のデ
ータ入力端子Ｄに供給される。第５のＤフリップ・フロ
ップ２３０５の出力端子Ｑは上述したように第４のオア
ゲート２３２４の入力端子に接続されると共に、第７の
アンドゲート２３１７の一方の入力端子に接続されてい
る。

【００３５】第７のアンドゲート２３１７の他方の入力
端子には、取り込みサイクル信号Ｓ７をインバータゲー
ト２３３１で反転した信号が供給される。インバータゲ
ート２３３１と第７のアンドゲート２３１７の組合わせ
は、モード信号取り込みタイミング制御部２１から供給
される取り込みサイクル信号Ｓ７に応答して、メモリリ
ード起動信号Ｓ１０の生成を待たせる手段として働く。

【００３６】第７のアンドゲート２３１７の出力信号は
第８のアンドゲート２３１８の一方の入力端子と第６の
オアゲート２３２６の他方の入力端子に接続されてい
る。第８のアンドゲート２３１８の他方の入力端子は第
６のＤフリップ・フロップ２３０６の相補出力端子／Ｑ
が接続されている。第８のアンドゲート２３１８の出力
信号は第６のＤフリップ・フロップ２３０６のデータ入
力端子Ｄに接続されている。第６のＤフリップ・フロッ
プ２３０６の相補出力端子／Ｑは、上述したように、第
８のアンドゲート２３１８の入力端子に接続され、第６
のＤフリップ・フロップ２３０６の出力端子Ｑは第５の
オアゲート２３２５の他方の入力端子に接続されると共
に、メモリリード起動信号Ｓ１０を出力する。

【００３７】すなわち、第３のオアゲート２３２３、第
５のアンドゲート２３１５、第４のＤフリップ・フロッ
プ２３０４、第４のオアゲート２３２４、第６のアンド
ゲート２３１６、第５のＤフリップ・フロップ２３０
５、第７および第８のアンドゲート２３１７および２３
１８、第６のＤフリップ・フロップ２３０６、第５のオ
アゲート２３２５、およびインバータゲート２３３１の
組合わせは、メモリリード要求信号Ｓ５、メモリサイク
ル許可信号Ｓ６、および取り込みサイクル信号Ｓ７に応
答して、メモリリード起動信号Ｓ１０を生成する手段と
して働く。

【００３８】前述したように、第６のオアゲート２３２
６の２つの入力端子には、第３および第７のアンドゲー
ト２３１３および２３１７の出力信号が供給される。第
６のオアゲート２３２６の出力信号はＪＫフリップ・フ
ロップ２３４１のＪ入力端子と第７のオアゲート２３２
７の一方の入力端子に接続されている。ＪＫフリップ・
フロップ２３４１のＫ入力端子にはメモリ制御部３０
（図１）からメモリサイクル終了信号Ｓ１４が供給され
る。ＪＫフリップ・フロップ２３４１の出力端子Ｑは第
７のオアゲート２３２７の他方の入力端子に接続されて
いる。第７のオアゲート２３２７の出力信号は取り込み
待ち信号Ｓ１１としてモード信号取り込みタイミング制
御部２１（図１）に供給される。

【００３９】また、前述したように、第５のオアゲート
２３２５の２つの入力端子には、第３および第６のＤフ
リップ・フロップ２３０３および２３０６からそれぞれ
メモリライト起動信号Ｓ９およびメモリリード起動信号
Ｓ１０が供給される。第５のオアゲート２３２５はメモ
リライト起動信号Ｓ９とメモリリード起動信号Ｓ１０と
の論理和をとって、メモリサイクル許可信号Ｓ６を生成
する。ここで、インバータゲート２３３１と第３および
第７のアンドゲート２３１３および２３１７との組合わ
せは、モード信号取り込みタイミング制御部２１から供
給される取り込みサイクル信号Ｓ７に応答して、メモリ
サイクル許可信号Ｓ６の生成を待たせる手段として働
く。

【００４０】次に、図５乃至図１０に示すタイムチャー
トを参照して本発明に係るＬＳＩ１の動作について説明
する。

【００４１】最初に、図５を参照して、通常のメモリラ
イトサイクルの動作について説明する。システムからメ
モリライト要求信号Ｓ４が発生した時、メモリアクセス
調停部２３では、メモリライト要求信号Ｓ４を、メモリ
アクセスの基準クロックとなるメモリクロックＭＣＫで
同期化している。この同期化した信号が、メモリアクセ
ス調停部２３内の第２のＤフリップ・フロップ２３０２
の出力端子Ｄから出力される信号Ｓ４２（図４）であ
る。この信号Ｓ４２は、メモリサイクル許可信号Ｓ６が
発生するまで、メモリアクセス調停部２３内の第２のＤ
フリップ・フロップ２３０２で保持される。

【００４２】メモリサイクル許可信号Ｓ６とメモリライ
ト起動信号Ｄ９は、信号Ｓ４２をメモリクロックＭＣＫ
で最初に“１”をサンプルしたクロックの時点ｔ1 から
メモリクロックＭＣＫの１周期（Ｔ）分のパルスとして
発生する。メモリサイクル許可信号Ｓ６をメモリクロッ
クＭＣＫでサンプルした時点ｔ2 でメモリライト要求信
号Ｓ４、および信号Ｓ４１、Ｓ４２は解除される。

【００４３】一方、メモリライト起動信号Ｓ９を受けた
メモリ制御部３０は、メモリ制御信号である行アドレス
・ストローブＲＡＳ、列アドレス・ストローブＣＡＳ、
書込みイネーブルＷＥを生成し、メモリアクセスを行な
う。この時、双方向バッファ４０は出力方向となり、メ
モリ３に対するライドデータを出力する。

【００４４】また、取り込み待ち信号Ｓ１１は信号Ｓ４
２と同じタイミングｔ0 で発生し、メモリ制御部３０か
ら発行されるメモリサイクル終了信号Ｓ１４をメモリク
ロックＭＣＫでサンプルする時点ｔ3 まで、メモリアク
セス調停部２３内のＪＫフリップ・フロップ２３４１で
保持する。

【００４５】次に、図６を参照して、通常のメモリリー
ドサイクルの動作について説明する。上述したメモリラ
イト時と同様に、システムからメモリリード要求信号Ｓ
５が発生した時、メモリアクセス調停部２３では、メモ
リリード要求信号Ｓ４をメモリクロックＭＣＫで同期化
している。この同期化した信号が、メモリアクセス調停
部２３内の第５のＤフリップ・フロップ２３０５の出力
端子Ｄから出力される信号Ｓ５２（図４）である。この
信号Ｓ５２は、メモリサイクル許可信号Ｓ６が発生する
まで、メモリアクセス調停部２３内の第５のＤフリップ
・フロップ２３０５で保持される。

【００４６】メモリサイクル許可信号Ｓ６とメモリリー
ド起動信号Ｄ１０は、信号Ｓ５２をメモリクロックＭＣ
Ｋで最初に“１”をサンプルしたクロックの時点ｔ1 か
らメモリクロックＭＣＫの１周期（Ｔ）分のパルスとし
て発生する。メモリサイクル許可信号Ｓ６をメモリクロ
ックＭＣＫでサンプルした時点ｔ2 でメモリリード要求
信号Ｓ５、および信号Ｓ５１、Ｓ５２は解除される。

【００４７】一方、メモリリード起動信号Ｓ１０を受け
たメモリ制御部３０は、メモリ制御信号である行アドレ
ス・ストローブＲＡＳ、列アドレス・ストローブＣＡ
Ｓ、書込みイネーブルＷＥを生成し、メモリアクセスを
行なう。この時、双方向バッファ４０は入力方向となっ
ているので、メモリ３から出力されるリードデータはモ
ードレジスタ１０の入力データＳ１となる。しかしなが
ら、このとき、モードレジスタタイミング信号Ｓ２が発
生していないので、モードレジスタ１０には入力データ
Ｓ１が取り込まれない。

【００４８】また、取り込み待ち信号Ｓ１１は信号Ｓ５
２と同じタイミングｔ0 で発生し、メモリ制御部３０か
ら発行されるメモリサイクル終了信号Ｓ１４をメモリク
ロックＭＣＫでサンプルする時点ｔ3 まで、メモリアク
セス調停部２３内のＪＫフリップ・フロップ２３４１で
保持する。

【００４９】次に、図７を参照して、モード信号取り込
みサイクルが発生したためにメモリライトサイクルが待
つ場合の動作について説明する。モード信号取り込みタ
イミング制御部２３は、タイマ２２が発行したモード信
号取り込み要求Ｓ３をメモリクロックＭＣＫで同期化し
て、時点ｔ1 で信号Ｓ３２を生成する。信号Ｓ３２が生
成された時点ｔ1 で、取り込み待ち信号Ｓ１１はインア
クティブなので、信号Ｓ３２はメモリクロックＭＣＫに
よってサンプルされ、時点ｔ2 で取り込みサイクル信号
Ｓ７、取り込み要求許可信号Ｓ８が生成される。

【００５０】取り込みサイクル信号Ｓ７は、モード信号
取り込みタイミング制御部２１内のＪＫフリップ・フロ
ップ２１４１で、メモリクロックＭＣＫの５周期（５
Ｔ）分保持され、取り込み要求許可信号Ｓ８はメモリク
ロックＭＣＫの１周期（Ｔ）分のパルスとなる。取り込
み要求許可信号Ｓ８をメモリクロックＭＣＫでサンプリ
ングした時点ｔ3 でモード信号取り込み要求信号Ｓ３、
および信号Ｓ３１、Ｓ３２は解除される。

【００５１】また、取り込み要求許可信号Ｓ８をサンプ
ルした時点ｔ3 から、メモリクロックＭＣＫの３周期
（３Ｔ）分のパルスがトライステートバッファ２の出力
制御信号Ｔ２として生成される。さらに、取り込み要求
許可信号Ｓ８よりモードレジスタタイミング信号Ｓ２を
生成する。このモードレジスタタイミング信号Ｓ２が生
成された時点ｔ4 では、トライステートバッファ２は出
力状態となっているため、双方向端子Ｔ１に対してモー
ド設定信号Ｓ１３が入力され、モードレジスタ１０の入
力データＳ１として取り込まれる。

【００５２】一方、モード信号取り込み要求Ｓ３が発生
したあと（同時は除く）に発行されたメモリライト要求
信号Ｓ４は、通常動作と同様に、メモリアクセス調停部
２３内においてメモリクロックＭＣＫで同期され信号４
２となる。この時、取り込みサイクル信号Ｓ７がアクテ
ィブになっているので、信号４２はマスクされ、取り込
みサイクル信号Ｓ７がインアクティブになるまで、メモ
リサイクル許可信号Ｓ６、メモリライト起動信号Ｓ９、
取り込み待ち信号Ｓ１１は生成されず、結果としてメモ
リライトサイクルが待つことになる。

【００５３】次に、図８を参照して、モード信号取り込
みサイクルが発生したためにメモリリードサイクルが待
つ場合の動作について説明する。図７に示したメモリラ
イトサイクルが待つ場合と同様に、メモリリード要求信
号Ｓ５をメモリクロックＭＣＫで同期化して信号Ｓ５２
が取り込みサイクル信号Ｓ７によってマスクされため、
メモリリードサイクルが待つことになる。

【００５４】詳述すると、モード信号取り込みタイミン
グ制御部２３は、タイマ２２が発行したモード信号取り
込み要求Ｓ３をメモリクロックＭＣＫで同期化して、時
点ｔ1 で信号Ｓ３２を生成する。信号Ｓ３２が生成され
た時点ｔ1 で、取り込み待ち信号Ｓ１１はインアクティ
ブなので、信号Ｓ３２はメモリクロックＭＣＫによって
サンプルされ、時点ｔ2 で取り込みサイクル信号Ｓ７、
取り込み要求許可信号Ｓ８が生成される。

【００５５】取り込みサイクル信号Ｓ７は、モード信号
取り込みタイミング制御部２１内のＪＫフリップ・フロ
ップ２１４１で、メモリクロックＭＣＫの５周期（５
Ｔ）分保持され、取り込み要求許可信号Ｓ８はメモリク
ロックＭＣＫの１周期（Ｔ）分のパルスとなる。

【００５６】取り込み要求許可信号Ｓ８をメモリクロッ
クＭＣＫでサンプリングした時点ｔ3 でモード信号取り
込み要求信号Ｓ３、および信号Ｓ３１、Ｓ３２は解除さ
れる。

【００５７】また、取り込み要求許可信号Ｓ８をサンプ
ルした時点ｔ3 から、メモリクロックＭＣＫの３周期
（３Ｔ）分のパルスがトライステートバッファ２の出力
制御信号Ｔ２として生成される。さらに、取り込み要求
許可信号Ｓ８よりモードレジスタタイミング信号Ｓ２を
生成する。このモードレジスタタイミング信号Ｓ２が生
成された時点ｔ4 では、トライステートバッファ２は出
力状態となっているため、双方向端子Ｔ１に対してモー
ド設定信号Ｓ１３が入力され、モードレジスタ１０の入
力データＳ１として取り込まれる。

【００５８】一方、モード信号取り込み要求Ｓ３が発生
したあと（同時は除く）に発行されたメモリリード要求
信号Ｓ５は、通常動作と同様に、メモリアクセス調停部
２３内においてメモリクロックＭＣＫで同期され信号５
２となる。この時、取り込みサイクル信号Ｓ７がアクテ
ィブになっているので、信号５２はマスクされ、取り込
みサイクル信号Ｓ７がインアクティブになるまで、メモ
リサイクル許可信号Ｓ６、メモリリード起動信号Ｓ１
０、取り込み待ち信号Ｓ１１は生成されず、結果として
メモリリードサイクルが待つことになる。

【００５９】次に、図９を参照して、メモリライトサイ
クルが発生した為にモード信号取り込みサイクルが待つ
場合の動作について説明する。メモリライト要求信号Ｓ
４が発生した後（同時も含む）にモード信号取り込み要
求信号Ｓ３が発生したとする。

【００６０】この場合、メモリライト要求信号Ｓ４は、
図５を参照して説明した通常動作と同様に受け付けられ
る。

【００６１】一方、モード信号取り込み要求信号Ｓ３
は、モード信号取り込みタイミング制御部２１において
メモリクロックＭＣＫで同期化されて信号Ｓ３２とな
る。この時、取り込み待ち信号Ｓ１１がアクティブにな
っているため、取り込み待ち信号Ｓ１１がインアクティ
ブになるまで、つまりメモリライトサイクルが終了する
まで、取り込みサイクル信号Ｓ７、取り込み要求許可信
号Ｓ８は生成されず、結果としてモード信号取り込みサ
イクルが待つことになる。

【００６２】次に、図１０を参照して、メモリリードサ
イクルが発生した為にモード信号取り込みサイクルが待
つ場合の動作について説明する。メモリリード要求信号
Ｓ５が発生した後（同時も含む）にモード信号取り込み
要求信号Ｓ３が発生したとする。

【００６３】この場合、図９を参照して説明した、メモ
リライトサイクルによって待つ場合と同様に、信号Ｓ３
２が取り込み待ち信号Ｓ１１によってマスクされるため
モード信号取り込みサイクルが待つことなる。

【００６４】すなわち、メモリリード要求信号Ｓ５は、
図６を参照して説明した通常動作と同様に受け付けられ
る。

【００６５】一方、モード信号取り込み要求信号Ｓ３
は、モード信号取り込みタイミング制御部２１において
メモリクロックＭＣＫで同期化されて信号Ｓ３２とな
る。この時、取り込み待ち信号Ｓ１１がアクティブにな
っているため、取り込み待ち信号Ｓ１１がインアクティ
ブになるまで、つまりメモリライトサイクルが終了する
まで、取り込みサイクル信号Ｓ７、取り込み要求許可信
号Ｓ８は生成されず、結果としてモード信号取り込みサ
イクルが待つことになる。

【００６６】以上の様にして、タイマ２２に設定した値
に従って一定時間間隔で動作モード信号取り込みサイク
ルが発生し、ＬＳＩの通常動作を妨げることなく、動作
モードの変更が可能となる。

【００６７】

【発明の効果】以上述べたように、本発明によれば、Ｌ
ＳＩ外部にトライステートバッファを設け、このトライ
ステートバッファの出力を双方向制御のデータバスとワ
イヤード接続し、ＬＳＩ内部で一定時間間隔で動作モー
ド取り込みサイクルを発生させて、トライステートバッ
ファのイネーブルを制御しているので、ＬＳＩの通常動
作を妨げることなく、ＬＳＩの動作モードを変更するこ
とができる。また、ＬＳＩの動作モード設定端子を双方
向端子と共用しているので、動作モードを設定するため
の動作モード設定専用端子を必要としない。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るモード信号取り込み
機能つきＬＳＩの内部構成を示すブロック図である。

【図２】図１に示したモード信号取り込み機能つきＬＳ
Ｉとその周辺回路とを示すブロック図である。

【図３】同実施形態中のモード信号取り込みタイミング
制御部の詳細な構成を示す回路図である。

【図４】同実施形態中のメモリアクセス調停部の詳細な
構成を示す回路図である。

【図５】同実施形態のメモリライト通常サイクルの動作
を説明するためのタイミングチャートである。

【図６】同実施形態のメモリリード通常サイクルの動作
を説明するためのタイミングチャートである。

【図７】モード信号取り込みによりメモリライトを待つ
場合の動作を説明するためのタイミングチャートであ
る。

【図８】モード信号取り込みによりメモリリードを待つ
場合の動作を説明するためのタイミングチャートであ
る。

【図９】メモリライトによりモード信号取り込みを待つ
場合の動作を説明するためのタイミングチャートであ
る。

【図１０】メモリリードによりモード信号取り込みを待
つ場合の動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１ モード信号取り込み機能つきＬＳＩ ２ トライステートバッファ ３ メモリ １０ モードレジスタ ２０ モード信号取り込み部 ２１ モード信号取り込みタイミング制御部 ２２ タイマ ２３ メモリアクセス調停部 ３０ メモリ制御部 ４０ 双方向バッファ

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｊ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の動作モードを有するＬＳＩに対し
   て動作モード設定信号を取り込む方法であって、 前記動作モード設定信号が入力されるトライステートバ
   ッファの出力を、前記ＬＳＩの双方向端子とメモリとの
   間を接続するデータバスにワイヤード接続し、 前記ＬＳＩの通常動作中に前記トライステートバッファ
   をイネーブル状態として、前記動作モード設定信号を前
   記ＬＳＩ内に取り込むようにしたことを特徴とするＬＳ
   Ｉ動作モード設定信号取り込み方法。
2. 【請求項２】 前記ＬＳＩは一定時間間隔でモード信号
   取り込みサイクルとなる、請求項１に記載のＬＳＩ動作
   モード設定信号取り込み方法。
3. 【請求項３】 前記モード信号取り込みサイクルと前記
   メモリに対するアクセスサイクルとが競合した場合に
   は、どちらかのサイクルを待たせることを特徴とする、
   請求項２に記載のＬＳＩ動作モード設定信号取り込み方
   法。
4. 【請求項４】 複数の動作モードを有するＬＳＩに対し
   て動作モード設定信号を取り込む方法であって、 前記動作モード設定信号が入力されるトライステートバ
   ッファの出力を、前記ＬＳＩの双方向端子とメモリとの
   間を接続するデータバスにワイヤード接続し、 前記双方向端子の状態を監視して、前記データバスが前
   記メモリのアクセスに使用されているか否かを判定し、 前記メモリのアクセスが行なわれていないアイドル状態
   のときに、前記トライステートバッファをイネーブル状
   態として、前記動作モード設定信号を前記ＬＳＩ内に取
   り込むようにしたことを特徴とするＬＳＩ動作モード設
   定信号取り込み方法。
5. 【請求項５】 メモリとデータバスを介して接続される
   双方向端子と、動作モード設定信号が入力されて出力が
   前記データバスにワーヤード接続されたトライステート
   バッファの出力イネーブル端子に接続される出力端子と
   を持ち、複数の動作モードを有したモード信号取り込み
   機能つきＬＳＩであって、 前記双方向端子に接続された双方向バッファと、 メモリ制御信号と前記双方向バッファの出力制御信号を
   生成するメモリ制御部と、 前記双方向バッファからの設定データが入力されるモー
   ドレジスタと、 該モードレジスタにタイミング信号を供給すると共に、
   前記メモリ制御部へメモリライト起動信号とメモリリー
   ド起動信号を送出し、さらに、前記出力端子へ前記トラ
   イステートバッファの出力制御信号を与えるモード信号
   取り込み部とを備えたことを特徴とするモード信号取り
   込み機能つきＬＳＩ。
6. 【請求項６】 前記モード信号取り込み部は、 設定された一定時間間隔でモード信号取り込み要求信号
   を生成するタイマと、 メモリライト要求信号とメモリリード要求信号とを受け
   て、前記メモリライト起動信号と前記メモリリード起動
   信号を生成するメモリアクセス調停部と、 前記モード信号取り込み要求信号に応答して、前記タイ
   ミング信号と前記トライステートバッファの出力制御信
   号を生成するモード信号取り込みタイミング制御部とを
   有する請求項５に記載のモード信号取り込み機能つきＬ
   ＳＩ。
7. 【請求項７】 前記モード信号取り込みタイミング制御
   部は、前記タイマに取り込み要求許可信号を送出する、
   請求項６に記載のモード信号取り込み機能つきＬＳＩ。
8. 【請求項８】 前記モード信号取り込みタイミング制御
   部は、前記動作モード設定信号の取り込み動作中である
   ことを示す取り込みサイクル信号を前記メモリアクセス
   調停部へ送出し、 前記メモリアクセス調停部は、前記取り込みサイクル信
   号を受けている期間、前記メモリライト起動信号と前記
   メモリリード起動信号の生成を待たせる手段を有する、
   請求項６に記載のモード信号取り込み機能つきＬＳＩ。
9. 【請求項９】 前記メモリアクセス調停部は、前記メモ
   リへのアクセス中を示す取り込み待ち信号を前記モード
   信号取り込みタイミング制御部へ送出し、 前記モード信号取り込みタイミング制御部は、前記取り
   込み待ち信号を受けている期間中、前記タイミング信号
   と前記トライステートバッファの出力制御信号の生成を
   待たせる手段を有する、請求項６に記載のモード信号取
   り込み機能つきＬＳＩ。