JPH0259552B2

JPH0259552B2 -

Info

Publication number: JPH0259552B2
Application number: JP58030193A
Authority: JP
Inventors: Ei Sutamu Deuitsudo
Original assignee: DEIJII SHISUTEMUZU CORP
Current assignee: DEIJII SHISUTEMUZU CORP
Priority date: 1982-02-24
Filing date: 1983-02-24
Publication date: 1990-12-12
Also published as: JPS58194196A; US4464715A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は記憶装置の分野に関するものであり、
とくに中央処理装置によるダイナミツク・ランダ
ム・アクセス・メモリのアクセスに関するもので
ある。

〔先行技術〕多くのコンピユータ装置、とくにマイクロプロ
セツサは中央処理装置（CPU）により直接アク
セスされるダイナミツク・ランダム・アクセス・
メモリを用いている。それらのメモリは定期的な
リフレツシユ・サイクルを必要とし、それらのサ
イクルはCPUの動作としばしば同期していない。
したがつて、読出しサイクルのようなメモリのア
クセスサイクルとリフレツシユ・サイクルとの間
に衝突が起ることがある。最もしばしば起ること
は、読出しサイクルがリフレツシユ・サイクルの
ために打切られることである。というのは、もし
そうしないとメモリ内のデータが失われてしまう
ことになるからである。そのような打切りが起る
とCPUの動作が遅くなることは明らかである。
ある場合には、そのような衝突が起きていること
を示し、次にCPUの動作に関連するクロツクサ
イクルを無効にするために「準備未完了（ノツ
ト・レデイー）」信号を与えるメモリが用いられ
る。この時間を使用するために、CPUの内部ハ
ウスキーピングのためにそれらのサイクルがしば
しば用いられる。

データがアクセスされ、それらのデータがコン
ピユータバス上にあることを示すために、それら
のメモリはデータ妥当信号またはそれと同等の信
号（たとえば確認信号）を与える。コンピユータ
の動作とは同期しないで生ずることがあるこの信
号は、コンピユータの動作と同期した準備完了信
号に変換される。それからCPUは準備完了信号
に応動してバス上のデータを検出し、またはデー
タをバスに書込む。ある場合には、リフレツシ
ユ・サイクルとの衝突なしにアクセツシングが起
るであろうことを示すために、先行データ妥当信
号（先行確認信号と呼ばれる）が与えられる。こ
のパルスが存在しないことを用いて、たとえば、
リフレツシユ・サイクルの終了と、データのアク
セスを待つ間に、CPUが他の機能を行えるよう
にすることができる。

マイクロコンピユータにおいてメモリをアクセ
スするために典型的なやり方では、メモリがデー
タをバスに結合する時刻と、CPUがデータを検
出する時刻との間に衝突が起きる場合でも時間間
隔ができることになる。このやり方では完全なク
ロツクサイクルが１つ失われ、その結果として
CPUの動作時間の40％（最大）が失われること
になる。これについては第２図を参照して詳しく
説明する。

〔発明の概要〕

後で行う説明から明らかなように、本発明は衝
突が起きない場合にそれらのサイクルのためのア
クセス時間を短縮するものである。

この明細書では、リフレツシユ・サイクルと衝
突することなしに行われるメモリ・アクセスのた
めのアクセス時間を短縮する方法について説明す
る。この方法は、中央処理装置（CPU）と、先
行データ妥当信号またはそれと同等の信号を与え
るダイナミツク・メモリとを含むコンピユータ装
置においてとくに有用である。それらのコンピユ
ータ装置においては、メモリをアクセスすべき時
にCPUはアクセス信号をメモリへ与え、準備完
了信号を受けた後で制御クロツク信号と同期して
データがメモリがメモリから実際にアクセスされ
る。データが読出しの準備完了にあることを示す
ためにメモリはデータ妥当信号を与え、かつリフ
レツシユ・サイクルと衝突することなしにメモリ
がアクセスされることを示す先行データ妥当信号
を与える。本発明の方法は、CPUからのアクセ
ス信号の発生を基にしたタイミング・シーケンス
の開始を含む。このタイミング・シーケンスは先
行データ妥当信号が存在する時だけ継続すること
が許される。このタイミング・シーケンスが終つ
た時にデータ妥当信号を顧慮することなしに準備
完了信号が発生される。データ妥当となる前に準
備完了信号が発生されるが、CPUがデータを実
際に検出する時までにデータ妥当になつている。

以下、図面を参照して本発明を詳しく説明す
る。

〔実施例〕

本発明の好適な実施例は中央処理装置として
8086型マイクロプロセツサを用いるコンピユータ
装置に用いられる。定期的なリフレツシユ・サイ
クルを必要とする通常のダイナミツク・メモリ装
置はCPUとともにマルチバスに結合される。ク
ロツク信号を発生するためにこの装置においては
通常のクロツク発生器（8284）も用いられる。

まず第１図を参照して、CPU１０がバス１１
を介してダイナミツク・メモリ装置１２に結合さ
れている状態が示されている。標準型のクロツク
発生器１４が複数の信号をCPU１０へ与える。
この応用の目的のために線２２上の準備完了信号
（READY）だけが示されている。CPU１０とク
ロツク発生器１４は線１８を介して制御クロツク
信号（CLK）を受ける。ここで説明している実
施例では、8MHzの信号が用いられるが、これは
本発明にとつては重要なものではない。メモリ装
置１２は先行確認信号（）を線１６に与
え、確認信号（）を線１７へ与える。通
常は、それらの線はクロツク発生器１４に結合さ
れ、CPUのための信号を発生するために用いら
れる。CPUは（線２０）および
MEMWR（線２１）としてそれぞれ示されてい
る信号をメモリへ与えて読出しサイクルと書込み
サイクルを開始させる。それらの信号は直接信号
ではなくてCPUにより与えられる他の信号から
復号されたものであるから、それらの信号は
CPU１０から点線で示されている線を介して与
えられるように示されている。

第１図に示す装置と本発明の装置との動作を読
出しサイクルに関連して以下に説明する。しか
し、本発明は読出しサイクルのみに限定されるも
のではなく、書込みサイクルまたはメモリのその
他のアクセシングのために使用できることは当業
者に明らかであろう。

第１，２図を参照して、CPU１０がメモリ１
２をアクセスする、すなわち、もつと具体的にい
えばメモリ１２からデータを読出すものと仮定す
る。この読出しサイクルの始めに第２図の波形２
４（）が線２０を介してメモリ装置１
２へ結合される。この信号を受けたメモリ装置１
２は、メモリの読出動作により、現在進行中また
はこれから行わねばならないリフレツシユ・サイ
クルが妨げられないか否かを判定する。リフレツ
シユ動作を衝突することなしに読出しを行えるも
のとすると、メモリ装置１２は、波形２５
（）で示されている先行確認信号を発生す
る。（このために、ここで説明している実施例に
おいて、信号の電位を低下させるものと
すれば、信号がメモリに結合されてか
ら20〜100ナノ秒の間にその電位低下が行われる
ものと仮定する）ここで、アドレス信号がバス１
１を介してメモリへ通常のやり方で結合される。
データがアクセスされてバス１１へ与えられてい
ると、信号の電位が波形２６で示されて
いるように低下する。この時には、データ妥当信
号２７と、その妥当信号の相補信号２８で示され
ているように、データは妥当である。その
XACK信号はクロツク発生器１４により検出さ
れ、次のクロツク信号（線１８上の）準備完了信
号が発生されてCPU１０へ結合される。この準
備完了信号は波形２９により示されている。

信号と信号はクロツク信号に同
期されていないこと、すなわち、それらの信号は
クロツク信号に対して任意の時刻に発生できるこ
とに注意すべきである。準備完了信号を受けた後
の、第２図に時刻３０で示されている次のクロツ
ク信号で、データはバスから読出される。データ
は実際に検出されるまでの期間３１の間はバス上
にある。ここで説明している実施例ではその期間
の長さは少くとも125ナノ秒で、その２倍に近づ
くこともある。アクセス時間が最長300ナノ秒で
ある典型的なメモリにおいては、データが妥当で
あることを確認し、それからそのデータを検出す
るためにかなりの時間が失われることがわかる。

次に第３図を参照する。この図には、読出しサ
イクルとリフレツシユ・サイクルとの間に衝突が
生じる読出しサイクルでの第１図の装置に関する
波形が示されている。波形３２はCPUの読出し
サイクル開始を示す。しかし、この例では
AACK信号の電位は、第２図におけるような20
〜100ナノ秒の期間内には低下しない。データ妥
当になると信号は信号とともに電
位が低下する。この状況が波形３３，３４とデー
タ妥当信号３５，３６により示されている。前と
同様に、信号は準備完了信号（波形３７）
を発生させるために用いられ、次の制御クロツク
信号でデータがそのバス上で検出される。典型的
なメモリ装置においては、衝突が起ると読出しサ
イクルが開始されてからデータが妥当となるまで
に経過する時間は（最大）約600ナノ秒である。
しかし、衝突の頻度は低く（たとえば読出しサイ
クルの10％）、したがつてほとんどの場合には、
読出しサイクルが始つてから20〜100ナノ秒以内
に先行確認信号（）が生ずることに注意
すべきである。

本発明では、タイミング・シーケンスすなわち
論理シーケンスは信号により開始され、
実際上、メモリの最大アクセス時間に対応する所
定の時間内にはデータ妥当になるものと仮定して
いる。信号（それの低レベル状態）が生
じなければ、このシーケンスは割込まれる。第５
図を参照して説明するように、データが検出され
る時までにはデータ妥当になるという仮定の上に
たつて、準備完了信号は発生される。

ここで第５図を簡単に参照して、波形４１は
MEMRD信号である、すなわち、CPUからの読
出し要求信号である。この信号は、波形４４によ
り示されている窓信号を発生するためにコンピユ
ータのクロツク信号（波形４０）とともに用いら
れる。後で説明するように、その窓信号は衝突の
ない読出しサイクルが起るかどうかを決定するた
めに用いられる。衝突が起きなければ、データが
妥当でなくても、波形４７により示される準備完
了信号が発生される。しかし、タイミング制御に
より、データが妥当とされた後でデータが読出さ
れるようになつている。読出されたデータがバス
上に存在する時間である時間９８は、第２図の対
応した時間よりも十分に短い。

次に第４図を参照する。以上説明したタイミン
グ・シーケンスが複数の双安定回路（フリツプフ
ロツプ）と論理ゲートにより具体化される。この
図に示されている全てのフリツプフロツプはＤ型
である。それらのフリツプフロツプのＱ出力端子
は、セツト端子に与えられたクロツク信号の前縁
部にてＤ入力端子の状態にセツトされる。破線６
０で囲まれている回路はクロツク発生器とくに
8284の内部の回路である。ゲート６３の出力端子
Ｚはこのクロツク発生器のピン６（RDY２）に
結合され、出力線２２はピン５（READY）に結
合される。

との双方の信号が高レベル
である（読出しも書込みも行われない）時は、オ
アゲート３９の出力は低レベルであり、フリツプ
フロツプ５１の出力（Ｘ）は低レベルのままであ
る。そのために反転アンドゲート６２からの出力
は高レベルである。信号も高レベルであ
る。信号が高レベルであるからフリツプ
フロツプ５５の出力は高レベルである。したがつ
て、ゲート６３の出力端子（Ｚ）に低レベルの出
力が存在し、かつ予測されるであろうように、こ
のクロツク発生器によつては準備完了信号
（READY）は発生されない。

ここで、第５図の波形４１により示されている
ように、更に詳しくいえば信号の降下
により示されているように、読出しサイクルが開
始されると仮定する。そうするとオアゲート３９
からの高レベルの入力がフリツプフロツプ５１与
えられる。クロツク信号の電位が縁部６５により
示されているように低下すると、フリツプフロツ
プ５１は波形４２により示されているように高レ
ベルにセツトされる。（フリツプフロツプ５１と
５２はインバータ５７から反転されたクロツク信
号を受けることに注意されたい。）フリツプフロ
ツプ５２は最初は波形４３（Ｙ）で示されている
ように高レベルの出力を生じ、その出力は、次の
クロツクサイクル（縁部６６）までは低下しな
い。その間は、衝突が起きないと仮定すると、
AACK信号は低レベルとなる。この信号はイン
バータ６１を通つてゲート６２の１つの入力端子
へ与えられる。したがつて、波形４４により示さ
れている「窓」の期間中は、ゲート６２へ与えら
れる全ての入力は高レベルである。波形４４によ
り定められるパルスの幅は125ナノ秒であり、
MEMRD信号の電位が低下した後で生ずる。し
たがつて、読出しサイクルが開始されてから20〜
100ナノ秒の間に電位が低下する筈の信号
は、衝突が起らない場合には、波形４４により定
められる窓が存在する間は、実際に低いレベルで
ある。クロツクパルスの前縁部６７の時点におい
ては、フリツプフロツプ５５の出力は低レベルに
なり、ゲート６２の出力は低レベルであり、
XACK信号高レベルである。そのためにゲート
６３の出力は、波形４６により示されているよう
に、上昇させられる。次にクロツク信号の電位が
縁部６６により示されているように低下すると、
フリツプフロツプ５４から線２２へ準備完了信号
が発生される。フリツプフロツプ５３，５４とゲ
ート６４およびインバータ５８はＺ信号を制御ク
ロツクに同期させることに注意されたい。

データ妥当となる前に準備完了信号４７が発生
されることが重要である。第５図に波形４７，４
８，４９，５０により示されているように、デー
タ妥当となる前に準備完了信号は高レベルとな
る。しかし、今１つの完全なクロツクサイクル
（125ナノ秒）の経過まではデータは実際には検出
されず、その時までにメモリの最大アクセス時間
を仮定しても、データ妥当になる。後縁部３７ａ
の後のように、クロツクサイクルに続いて読出し
サイクルが常に開始されるから、メモリの最長ア
クセス時間より早い時刻にはデータは検出されな
い。

次に第４図を参照して、読出しサイクルが始ま
つたが、今度は信号が高レベルのままで
ある、すなわち、衝突が起ると仮定する。第５図
に示す波形４４が発生される時、ゲート６１の出
力は低レベルであり、ゲート６２の出力は高レベ
ルのままである。ゲート６３へ与えられる３つの
入力の全ては高レベルであり、クロツク発生器へ
は信号は与えられない。しかし、信号と
XACK信号との電位が低下すると、準備完了信
号が発生され、タイミングはほぼ第３図に示すよ
うなものである。

起り得る別のケースはバス使用中衝突である。
この場合には、信号の電位は信号
より先に低下する。この状態では余分のクロツク
サイクルがフリツプフロツプ５５によりつけ加え
られるために、メモリのアクセス時間より長い時
間の後で準備完了信号が常に発生される。

実際に、メモリのアクセス時間が短くなる（第
５図の期間９８と第２図の期間３１を比較せよ）
という事実のために、CPUの実効動作時間が附
加され、動作時間は40％も長くなる。

以上、コンピユータ装置からデータを一層迅速
にアクセスできるようにする方法と装置について
説明した。アクセス時間が短くなるからCPUは
一層効率的に動作できる。

【図面の簡単な説明】

第１図は中央処理装置と、メモリと、相互接続
バスと、クロツク発生器とを示す全体的なブロツ
ク図、第２図はリフレツシユ衝突が起る読出しサ
イクル中に第１図の装置のためのいくつかのタイ
ミング信号を示す波形図、第３図はリフレツシユ
衝突が起らない読出しサイクル中に第１図の装置
のためのいくつかのタイミング信号を示す波形
図、第４図は本発明の装置の一実施例のブロツク
図、第５図は第４図の回路の動作を説明するため
に用いられる波形図である。１０……中央処理装置、１２……メモリ装置、
１４……クロツク発生器、３９……オアゲート、
５１，５２，５３，５４，５５……フリツプフロ
ツプ。

Claims

【特許請求の範囲】１中央処理装置（CPU）と定期的なリフレツ
シユ・サイクルを必要とするダイナミツク・メモ
リを含み、前記メモリをアクセスすべき時に前記
中央処理装置はアクセス信号を前記メモリへ与
え、かつ準備完了信号を受けた時に制御クロツク
信号と同期して前記メモリからデータをアクセス
し、前記ダイナミツク・メモリはデータを読出す
用意ができていることを示すデータ妥当信号と、
前記リフレツシユ・サイクルと衝突することなし
にメモリがアクセスされることを示す先行データ
妥当信号とを発生するように構成されている、コ
ンピユータ装置において、前記中央処理装置から
の前記アクセス信号の発生を基にしてタイミン
グ・シーケンスを開始する過程と、前記タイミン
グ・シーケンス中に前記先行データ妥当信号が存
在するなら前記タイミング・シーケンスを続行で
きるようにする過程と、前記タイミング・シーケ
ンスの終りに前記準備完了信号を発生する過程
と、を備えそれによりリフレツシユ・サイクルが
起らない時にデータをアクセスするのに要する時
間が短縮されることを特徴とする中央処理装置と
ダイナミツク・メモリを含むコンピユータ装置に
おいてダイナミツク・メモリからデータをアクセ
スする方法。２特許請求の範囲第１項記載の方法であつて、
前記準備完了信号は前記データ妥当信号を顧慮せ
ずに発生されることを特徴とする方法。３特許請求の範囲第２項記載の方法であつて、
前記タイミング・シーケンスは、前記制御クロツ
クと同期して発生される所定幅のパルスの発生を
含むことを特徴とする方法。４特許請求の範囲第３項記載の方法であつて、
前記パルスが終つた時に前記準備完了信号が発生
されることを特徴とする方法。５特許請求の範囲第１項記載の方法であつて、
前記先行データ信号が存在しないために前記タイ
ミング・シーケンスが割込まれた時には、前記デ
ータ妥当信号に応答して前記準備完了信号が発生
されることを特徴とする方法。６バスに結合された中央処理装置（CPU）と
ダイナミツク・メモリを含み、前記中央処理装置
は前記メモリをアクセスすべき時にメモリの読出
しとメモリの書込みのようなアクセス信号を前記
メモリへ与え、クロツク発生器から準備完了信号
を受けた後で制御クロツク信号と同期して前記バ
ス上のデータを検出し、前記メモリは、データが
前記バスに結合されたことを示す確認信号と、前
記ダイナミツク・メモリのリフレツシユのために
必要なリフレツシユ・サイクルと衝突することな
しにメモリがアクセスされることを示す先行確認
信号とを与える、コンピユータ装置において、前
記中央処理装置から前記アクセス信号が発生され
た時に前記制御クロツク信号と同期して所定持続
時間の論理シーケンスを開始する過程と、前記先
行確認信号が存在するかどうかを決定する過程
と、前記先行確認信号が存在する時に前記論理シ
ーケンスを継続させる過程と、前記論理シーケン
スが終つた時に前記準備完了信号を発生する過程
と、を備えそれによりデータをアクセスするため
に要する時間が、リフレツシユ・サイクルが起き
ない時に短縮されることを特徴とするコンピユー
タ装置のダイナミツク・メモリからデータをアク
セスする方法。７特許請求の範囲第６項記載の方法であつて、
前記先行確認信号が存在する時に、前記準備完了
信号は確認信号を顧慮することなしに発生される
ことを特徴とする方法。８特許請求の範囲第７項記載の方法であつて、
前記所定持続時間中に前記先行確認信号が存在し
ない時に、前記確認信号に応答して前記準備完了
信号は発生されることを特徴とする方法。９特許請求の範囲第８項記載の方法であつて、
前記論理シーケンスは所定幅のパルスの発生を含
み、そのパルスが終つた時に前記準備完了信号が
発生されることを特徴とする方法。１０特許請求の範囲第９項記載の方法であつ
て、前記準備完了信号は前記制御クロツク信号と
同期して発生され、前記準備完了信号の後で次の
クロツク信号が発生された時に前記データは前記
バス上で検出されることを特徴とする方法。１１特許請求の範囲第６項または第９項記載の
方法であつて、前記確認信号が発生される前に前
記準備完了信号が発生されることを特徴とする方
法。