JPS63278156A - メモリ書込制御回路 - Google Patents
メモリ書込制御回路Info
- Publication number
- JPS63278156A JPS63278156A JP62113323A JP11332387A JPS63278156A JP S63278156 A JPS63278156 A JP S63278156A JP 62113323 A JP62113323 A JP 62113323A JP 11332387 A JP11332387 A JP 11332387A JP S63278156 A JPS63278156 A JP S63278156A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- writing
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に、コンピュータ等、ランダムアクセスメモリ
を必要とする装置におけるランダムアクセスメモリのメ
モリ書込制御回路に関するものである。
を必要とする装置におけるランダムアクセスメモリのメ
モリ書込制御回路に関するものである。
第４図は例えば［１８６三菱半導体データブック基板コ
ンピュータ編」（昭和６１年４月２０日三菱電機（株）
半導体事業部発行）のＰＣＡ８５０６Ａモジュールのブ
ロック図に示された、従来のメモリ書込制御回路全示す
ブロック図であり、１は中央処理装置−？ＩＯ制御装置
等のＣＰＵ装置とｉａされるシステムバス、２はシステ
ムバス１に含まれるアドレス毎号をメモリ回路に入力す
るためのアドレスバッファ、６は前記アドレス信号の上
位をデコードすることにより当該メモリモジュールが選
択されているか否かを検出すると共に、各メモリ素子の
選択信号（以下、Ｃ８信号という）を生成するアドレス
デコーダ、４は双方同性のバッファよりなり、システム
バス１とメモリとのデータバスのバッファ機能を持つデ
ータバッファ、５．６ｉそれぞれシステムバス１のメモ
リ読込命令（ＭＲＤＣＬ）とメモリ書込命令（ＭＷＴＣ
Ｌ）をメモリモジュールに入力するためのバツファエＣ
であり、７は１つ、または複数個のランダムアクセスメ
モリ素子（以下、ＲＡＭ素子という）から構成されるメ
モリバンク（以下、ＲＡＭという）である。
ンピュータ編」（昭和６１年４月２０日三菱電機（株）
半導体事業部発行）のＰＣＡ８５０６Ａモジュールのブ
ロック図に示された、従来のメモリ書込制御回路全示す
ブロック図であり、１は中央処理装置−？ＩＯ制御装置
等のＣＰＵ装置とｉａされるシステムバス、２はシステ
ムバス１に含まれるアドレス毎号をメモリ回路に入力す
るためのアドレスバッファ、６は前記アドレス信号の上
位をデコードすることにより当該メモリモジュールが選
択されているか否かを検出すると共に、各メモリ素子の
選択信号（以下、Ｃ８信号という）を生成するアドレス
デコーダ、４は双方同性のバッファよりなり、システム
バス１とメモリとのデータバスのバッファ機能を持つデ
ータバッファ、５．６ｉそれぞれシステムバス１のメモ
リ読込命令（ＭＲＤＣＬ）とメモリ書込命令（ＭＷＴＣ
Ｌ）をメモリモジュールに入力するためのバツファエＣ
であり、７は１つ、または複数個のランダムアクセスメ
モリ素子（以下、ＲＡＭ素子という）から構成されるメ
モリバンク（以下、ＲＡＭという）である。
次に動作について説明する。ここで、第５図はその動作
説明のための各信号の時間関係を示すタイムチャートで
ある。システムバス１に接続されているＣＰＵ装置に、
システムバス１上に、ます、メモリ全選択するアドレス
信号（ＡＤＨ８Ｌ）と、書込データ（ＤＡＴＡＬ ）’
に出力する。メモリモジュールに、アドレスバッファ２
工リアドレス信号（ＡＤＲ８Ｌ）’に入力し、その上位
アドレス信号全アドレスデコーダ乙に出力する。アドレ
スデコーダ６ば、当メモリモジュールが選択されたか否
か全内部のアドレス一致検出ロジックで検出し、選択さ
れていればデータバッファ４の出力イネーブル側にする
と共に、ＲＡＭ７に対し、Ｃ８信号？有意にする。その
後、ＣＰＵ装置に、メモリ書込命令（ＭＷＴＣＬ）’に
有意にし、システムバス１に出力する。メモリ書込命令
（ＭＷＴＣＬ）が有意になると、バッファＩＣ６から出
力される書込制御信号（ＷＲ）は有意になりＲＡＭ７に
対し、データの書込が始する。ＣＰＵ装置にＲＡＭ７に
対する書込制御信号（ＷＲ）のパルス巾条件、アクセス
時間等のタイミング条件を満足させた後、メモリ書込命
令（ＭＷＴＣＬ）’に無意側にする。
説明のための各信号の時間関係を示すタイムチャートで
ある。システムバス１に接続されているＣＰＵ装置に、
システムバス１上に、ます、メモリ全選択するアドレス
信号（ＡＤＨ８Ｌ）と、書込データ（ＤＡＴＡＬ ）’
に出力する。メモリモジュールに、アドレスバッファ２
工リアドレス信号（ＡＤＲ８Ｌ）’に入力し、その上位
アドレス信号全アドレスデコーダ乙に出力する。アドレ
スデコーダ６ば、当メモリモジュールが選択されたか否
か全内部のアドレス一致検出ロジックで検出し、選択さ
れていればデータバッファ４の出力イネーブル側にする
と共に、ＲＡＭ７に対し、Ｃ８信号？有意にする。その
後、ＣＰＵ装置に、メモリ書込命令（ＭＷＴＣＬ）’に
有意にし、システムバス１に出力する。メモリ書込命令
（ＭＷＴＣＬ）が有意になると、バッファＩＣ６から出
力される書込制御信号（ＷＲ）は有意になりＲＡＭ７に
対し、データの書込が始する。ＣＰＵ装置にＲＡＭ７に
対する書込制御信号（ＷＲ）のパルス巾条件、アクセス
時間等のタイミング条件を満足させた後、メモリ書込命
令（ＭＷＴＣＬ）’に無意側にする。
これによってバッファＩＣ６の出力（ＷＲ）も無意にな
り、さらにその後ＲＡＭ７に対するデータ。
り、さらにその後ＲＡＭ７に対するデータ。
アドレスのセットアツプ時間、ホールド時間等全満足さ
せた後、アドレス信号（ＡＤＨ８Ｌ ）、データ信号（
ＤＡＴＡＬ ）の出力を止め、Ｃ８信号が無意になり、
一連のメモリへの書込動作全終了する。
せた後、アドレス信号（ＡＤＨ８Ｌ ）、データ信号（
ＤＡＴＡＬ ）の出力を止め、Ｃ８信号が無意になり、
一連のメモリへの書込動作全終了する。
従来のメモリ書込制御回路に以上のように構成されてい
るので、データ書込中のＣＰＵ装置にハードウェア的に
リセットがかかったり、システムバス１経由で全ＣＰＵ
装置全同時にリセットするリフトウェア的なリセットが
かかった時、第５図に破線で示すようにアドレス信号（
ＡＤＨ８Ｌ）書込データ（ＤＡＴＡＬ ）、メモリ書込
命令（ＭＷＴＣＬ）は途中で無効となり、ＲＡＭ７のＲ
ＡＭ素子に対するタイミング条件が満足されないため、
誤データが書込１れて、メモリ内容が破壊されてし１い
、ハードウェアリセット、ソフトウェアリセットの使用
に厳密には不可能であるという問題点があった。
るので、データ書込中のＣＰＵ装置にハードウェア的に
リセットがかかったり、システムバス１経由で全ＣＰＵ
装置全同時にリセットするリフトウェア的なリセットが
かかった時、第５図に破線で示すようにアドレス信号（
ＡＤＨ８Ｌ）書込データ（ＤＡＴＡＬ ）、メモリ書込
命令（ＭＷＴＣＬ）は途中で無効となり、ＲＡＭ７のＲ
ＡＭ素子に対するタイミング条件が満足されないため、
誤データが書込１れて、メモリ内容が破壊されてし１い
、ハードウェアリセット、ソフトウェアリセットの使用
に厳密には不可能であるという問題点があった。
この発明に上記のような問題点全解消するためになされ
たもので、メモリへの書込動作中、メモリ書込命令が途
中で消えても正確な書込データを当初選択されていたメ
モリアドレスに対して曹込むことのできるメモリ書込制
御回路を得ることを目的とする。
たもので、メモリへの書込動作中、メモリ書込命令が途
中で消えても正確な書込データを当初選択されていたメ
モリアドレスに対して曹込むことのできるメモリ書込制
御回路を得ることを目的とする。
この発明に係るメモリ書込制御回路に、メモリ書込命令
が有意で、かつ、メモリが選択されていることを記憶す
るフリップフロップと、メモリ書込命令が有意になった
時点の有効なアドレス信号。
が有意で、かつ、メモリが選択されていることを記憶す
るフリップフロップと、メモリ書込命令が有意になった
時点の有効なアドレス信号。
書込データ全ラッチするラッチ（ロ）路を設け、さらに
、上記フリップフロップが有意になったことにより動作
する２種のタイマー回路を設け、これによってＲＡＭの
ＲＡＭ素子に対するタイミング条件全満足するタイミン
グ全内部で生成するようにしたものである。
、上記フリップフロップが有意になったことにより動作
する２種のタイマー回路を設け、これによってＲＡＭの
ＲＡＭ素子に対するタイミング条件全満足するタイミン
グ全内部で生成するようにしたものである。
この発明におけるメモリ書込制御回路に、書込時の書込
データ及びアドレス信号全ラッチし、かつ、ＲＡＭ１７
）ＲＡＭ素子に対するタイミング条件を満すタイミング
全内部で生成することにより、メモリ書込命令が異常終
了しても、当初選択されていたメモリアドレスに正確に
書込データ全書込む。
データ及びアドレス信号全ラッチし、かつ、ＲＡＭ１７
）ＲＡＭ素子に対するタイミング条件を満すタイミング
全内部で生成することにより、メモリ書込命令が異常終
了しても、当初選択されていたメモリアドレスに正確に
書込データ全書込む。
以下、この発明の一実施例全図について説明する。第１
図において、１はシステムバス、６はアドレスデコーダ
、５，６にバッファＩｌＣ１７ｕＲＡであり、第４図に
同一符号を付した従来のそれらと同一、あるいは相当部
分であるため詳細な説明に省略する。また、８に書込動
作中にラッチ状態であり、他の場合ｖｃニスルー状態と
なっているアドレスラッチ回路、９は書込データをラッ
チするデークラッチ回路、１０は読出データ全システム
バス１に出力する出力データバツファ、１１ばデータ読
出時に出力データバッファ１０の出力イネーブル信号を
生成するゲート、１２にメモリモジュールが選択された
時にハイレベル信号（以下、Ｈ″という）を出力するイ
ンバータ、１６にメモリモジュールが選択され、かつ、
メモリ書込命令が有意になったことによって出力信号を
有意にするＤタイプのフリップフロップ、１４にフリッ
プフロップ１３が有意になるとメモリへの書込制御信号
を一定時間出力して、メモリ書込命令のパルス暢を生成
する第１のタイマ回路、１５に第１のタイマ回路１４の
出力信号が無意になってから一定時間経過後にリセット
信号を出力し、フリップフロップ１６のリセットタイミ
ング全作る第２のタイマ回路である。
図において、１はシステムバス、６はアドレスデコーダ
、５，６にバッファＩｌＣ１７ｕＲＡであり、第４図に
同一符号を付した従来のそれらと同一、あるいは相当部
分であるため詳細な説明に省略する。また、８に書込動
作中にラッチ状態であり、他の場合ｖｃニスルー状態と
なっているアドレスラッチ回路、９は書込データをラッ
チするデークラッチ回路、１０は読出データ全システム
バス１に出力する出力データバツファ、１１ばデータ読
出時に出力データバッファ１０の出力イネーブル信号を
生成するゲート、１２にメモリモジュールが選択された
時にハイレベル信号（以下、Ｈ″という）を出力するイ
ンバータ、１６にメモリモジュールが選択され、かつ、
メモリ書込命令が有意になったことによって出力信号を
有意にするＤタイプのフリップフロップ、１４にフリッ
プフロップ１３が有意になるとメモリへの書込制御信号
を一定時間出力して、メモリ書込命令のパルス暢を生成
する第１のタイマ回路、１５に第１のタイマ回路１４の
出力信号が無意になってから一定時間経過後にリセット
信号を出力し、フリップフロップ１６のリセットタイミ
ング全作る第２のタイマ回路である。
次に動作について説明する。ここで、第２図にその動作
を説明するための各信号の時間関係を示すタイムチャー
トである。システムバス１に接続されている。
を説明するための各信号の時間関係を示すタイムチャー
トである。システムバス１に接続されている。
ＣＰＵ装置に、メモリへの書込を開始する時、アドレス
信号（ＡＤＲ８Ｌ）と書込データ（ＤＡＴＡＬ ）’ｅ
有意にし、システムバス１上に出力する。アドレスラッ
チ回路８は、まず、そルーの状態でアリ、システムバス
１上のアドレス信号（ＡＤＨ８Ｌ）を反転し、アドレス
信号（ＡＤＲ８）としてメモリモジュール内に出力する
。アドレスデコーダ６は、その上位のアドレス信号（Ａ
ＤＲ８）をデコードして、当該モジュールが選択されて
いるか否かを検出し一致していれば、ゲート１１゜イン
バータ１１Ｃ対しローレベル信号（以下、Ｌ”という）
を出力すると共に、ＲＡＭ７に対しＣ８信号を出力し、
データを畳込むべきＲＡＭ素子全選択する。その後ＣＰ
Ｕ装置はメモリ書込命令（ＭＷＴＣＬ）’に有意にし、
システムバス上に出力する。バッファＩＣ６ｕそのメモ
リ書込命令（ＭＷＴＣＬ）ｋモジュール内に出力する。
信号（ＡＤＲ８Ｌ）と書込データ（ＤＡＴＡＬ ）’ｅ
有意にし、システムバス１上に出力する。アドレスラッ
チ回路８は、まず、そルーの状態でアリ、システムバス
１上のアドレス信号（ＡＤＨ８Ｌ）を反転し、アドレス
信号（ＡＤＲ８）としてメモリモジュール内に出力する
。アドレスデコーダ６は、その上位のアドレス信号（Ａ
ＤＲ８）をデコードして、当該モジュールが選択されて
いるか否かを検出し一致していれば、ゲート１１゜イン
バータ１１Ｃ対しローレベル信号（以下、Ｌ”という）
を出力すると共に、ＲＡＭ７に対しＣ８信号を出力し、
データを畳込むべきＲＡＭ素子全選択する。その後ＣＰ
Ｕ装置はメモリ書込命令（ＭＷＴＣＬ）’に有意にし、
システムバス上に出力する。バッファＩＣ６ｕそのメモ
リ書込命令（ＭＷＴＣＬ）ｋモジュール内に出力する。
フリップフロップ１６に、モジュールが選択されていれ
ば６Ｈ”となるインバータ１２の出力？Ｄ端子に入力し
、それをメモリ書込命令（ＭＷＴＣＬ）の立下りでサン
プルし、モジュールが選択されていればその１”端子出
力信号（Ｆ＠Ｆ−Ｑ ） ’に有意にする。また、この
フリップフロップ１３０″ｌＯ”端子出力信号ＣＦ−Ｆ
−Ｑ ） Ｉ’１１．、アドレスラッチ回路８のラッチ
イネーブル端子（ＬＥ）、データラッチ９の出力イネー
ブル端子（ＯＥ）とラッチイネーブル端子（ＬＥ）に入
力される。フリップフロップ１６の′０”端子出力信号
（Ｆ＠Ｆ−Ｑ ）がＬ”になると、アドレスラッチ回路
８に、アドレス信号（ＡＤＨ８Ｌ ）’にラッチし、デ
ータラッチ回路９に、書込データ（ＤＡＴＡＬ ）’（
！−ラッチすると共に、書込データ（ＤＡＴＡＬ ）の
反転データをＲＡＭ７に対し出力する。−万、第１のタ
イマ回％１．ｉｆｆ、、フリップフロップ１６０″１”
端子出力信号（Ｆ−Ｆ−Ｑ ）が′Ｈ″になると同時に
、ＲＡＭ７に対する書込制御信号（ＷＲ）’に有意（Ｌ
”）にし、その状態を所定の時間ｔ１だけ継続させる。
ば６Ｈ”となるインバータ１２の出力？Ｄ端子に入力し
、それをメモリ書込命令（ＭＷＴＣＬ）の立下りでサン
プルし、モジュールが選択されていればその１”端子出
力信号（Ｆ＠Ｆ−Ｑ ） ’に有意にする。また、この
フリップフロップ１３０″ｌＯ”端子出力信号ＣＦ−Ｆ
−Ｑ ） Ｉ’１１．、アドレスラッチ回路８のラッチ
イネーブル端子（ＬＥ）、データラッチ９の出力イネー
ブル端子（ＯＥ）とラッチイネーブル端子（ＬＥ）に入
力される。フリップフロップ１６の′０”端子出力信号
（Ｆ＠Ｆ−Ｑ ）がＬ”になると、アドレスラッチ回路
８に、アドレス信号（ＡＤＨ８Ｌ ）’にラッチし、デ
ータラッチ回路９に、書込データ（ＤＡＴＡＬ ）’（
！−ラッチすると共に、書込データ（ＤＡＴＡＬ ）の
反転データをＲＡＭ７に対し出力する。−万、第１のタ
イマ回％１．ｉｆｆ、、フリップフロップ１６０″１”
端子出力信号（Ｆ−Ｆ−Ｑ ）が′Ｈ″になると同時に
、ＲＡＭ７に対する書込制御信号（ＷＲ）’に有意（Ｌ
”）にし、その状態を所定の時間ｔ１だけ継続させる。
ＲＡＭ７に対するメモリ書込命令のパルス巾、アクセス
時間等のタイミング条件を満足するｔ１時間が経過した
後、第１のタイマ回路１４は、ＲＡ Ｍ７に対する書込
制御信号（ＷＲ）’に無意（”Ｈ”側）にする。第２の
タイマ回路１５に、書込制御信号（ＷＲ）が無意になる
立上りエツジから動作を開始し、ＲＡＭ７に対するアド
レス信号（ＡＤＨ８Ｌ）、書込データ（ＤＡＴＡＬ ）
のホールド時間全満足する時間ｔ、が経過すると、フリ
ップフロップ１３に対しリセット信号を出力する。この
リセット信号により、フリップフロップ１６はリセット
され、アドレスラッチ回路８、データラッチ回路９のラ
ッチ状態全解除すると同時に、データラッチ回路９の出
力イネーブル端子ＯＥｉ禁止側にし、一連の曹込み動作
を終了する。
時間等のタイミング条件を満足するｔ１時間が経過した
後、第１のタイマ回路１４は、ＲＡ Ｍ７に対する書込
制御信号（ＷＲ）’に無意（”Ｈ”側）にする。第２の
タイマ回路１５に、書込制御信号（ＷＲ）が無意になる
立上りエツジから動作を開始し、ＲＡＭ７に対するアド
レス信号（ＡＤＨ８Ｌ）、書込データ（ＤＡＴＡＬ ）
のホールド時間全満足する時間ｔ、が経過すると、フリ
ップフロップ１３に対しリセット信号を出力する。この
リセット信号により、フリップフロップ１６はリセット
され、アドレスラッチ回路８、データラッチ回路９のラ
ッチ状態全解除すると同時に、データラッチ回路９の出
力イネーブル端子ＯＥｉ禁止側にし、一連の曹込み動作
を終了する。
次に、書込動作中にリセットパルスが入った場合、シス
テムバス１上の”４ 込ｆ−タ（ＤＡＴＡＬ）、アドレ
ス信号（ＡＤＨ８Ｌ）、及びメモリ書込命令（ＭＷＴＣ
Ｌ）［、第２図に破線で示すように無意になるが、メモ
リモジュール内のアドレス信号、及び書込データに、前
述の如くアドレスラッチ回路８．及びデータラッチ回路
９にラッチされているため、その後も安定している。さ
らに、ＲＡＭ７に対する書込制御信号（ＷＲ）も第１の
タイマ回路１４で生成しているため安定している。
テムバス１上の”４ 込ｆ−タ（ＤＡＴＡＬ）、アドレ
ス信号（ＡＤＨ８Ｌ）、及びメモリ書込命令（ＭＷＴＣ
Ｌ）［、第２図に破線で示すように無意になるが、メモ
リモジュール内のアドレス信号、及び書込データに、前
述の如くアドレスラッチ回路８．及びデータラッチ回路
９にラッチされているため、その後も安定している。さ
らに、ＲＡＭ７に対する書込制御信号（ＷＲ）も第１の
タイマ回路１４で生成しているため安定している。
従って、リセットにより、ＣＰＵ装置からの書込動作が
異常終了しても、内部回路は影響を受けないため、正常
な書込データを当初選択されていたメモリアドレスに対
して正確に書込むことが可能となる。
異常終了しても、内部回路は影響を受けないため、正常
な書込データを当初選択されていたメモリアドレスに対
して正確に書込むことが可能となる。
なお、上記実施例でに、メモリ書込命令が有意になった
こと全検出するフリップフロップ１６として、Ｄフリッ
プフロップを用いて説明したが。
こと全検出するフリップフロップ１６として、Ｄフリッ
プフロップを用いて説明したが。
システムバスのタイミング条件表して、アドレス信号、
書込データが有効になった後、はぼ同時にメモリ書込命
令も有意になるような場合には、第３図に示ｆように、
アドレスデコード乙の出力のうち、モジュール選択時″
Ｌ”となる信号とバッファ６の出力信号の両方がＬ Ｉ
＋になった時、Ｈ″を出力するゲート１６ケ設け、その
出力をＪ端子に接続し、Ｋ端子は常時”Ｌ′″に接続し
たＪＩＩＫタイプの７リツプフロツプ１７′（Ｉ−設け
、その１１”端子出力信号を（Ｆ−Ｆ−Ｑ ） 、 ”
０″端子出力信号を（Ｆ・Ｆ−Ｑ ）とするようにし
てもよい。
書込データが有効になった後、はぼ同時にメモリ書込命
令も有意になるような場合には、第３図に示ｆように、
アドレスデコード乙の出力のうち、モジュール選択時″
Ｌ”となる信号とバッファ６の出力信号の両方がＬ Ｉ
＋になった時、Ｈ″を出力するゲート１６ケ設け、その
出力をＪ端子に接続し、Ｋ端子は常時”Ｌ′″に接続し
たＪＩＩＫタイプの７リツプフロツプ１７′（Ｉ−設け
、その１１”端子出力信号を（Ｆ−Ｆ−Ｑ ） 、 ”
０″端子出力信号を（Ｆ・Ｆ−Ｑ ）とするようにし
てもよい。
この場合、Ｊ・にタイプの７リツプフロツブを動作させ
るためのクロック源１８が必要である。この方法におい
ても、フリップフロップ１７の出力が一旦有意になった
後の動作に、上記実施例と同一である。
るためのクロック源１８が必要である。この方法におい
ても、フリップフロップ１７の出力が一旦有意になった
後の動作に、上記実施例と同一である。
〔発明の効果〕
以上のように、この発明によれば、書込時の書込データ
及びアドレス信号全ラッチし、かつ、ＲＡＭのＲＡＭ素
子に対するタイミング条件を満たすタイミングを内部で
生成するように構成したので、ＣＰＵ装置からの書込動
作がリセットによって異常終了しても、正常な書込デー
タを当初選択されていたメモリアドレスに対して正確に
畜込むことができ、装置の信頼性全高めるとともに、マ
ルチプロセッサシステムにおけるリセットに対する制限
を緩和することができるなどの効果がある。
及びアドレス信号全ラッチし、かつ、ＲＡＭのＲＡＭ素
子に対するタイミング条件を満たすタイミングを内部で
生成するように構成したので、ＣＰＵ装置からの書込動
作がリセットによって異常終了しても、正常な書込デー
タを当初選択されていたメモリアドレスに対して正確に
畜込むことができ、装置の信頼性全高めるとともに、マ
ルチプロセッサシステムにおけるリセットに対する制限
を緩和することができるなどの効果がある。
第１図にこの発明の一実施例によるメモリ書込制御回路
ケ示すブロック図、第２図にその動作を説明するための
タイムチャート、第３図はこの発明の他の実施例のフリ
ップフロップとその周辺部金示すブロック図、第４図は
従来のメモリ書込制御回路全示すブロック図、第５図は
その動作を説明するためのタイムチャートである。 １にシステムバス、８ばアドレスラッチ回路（ラッチ回
路）、７ＵＲＡＭ、９にデータラッチ回路（ラッチ回路
）、１３．１７＋４フリツプフロツプ、１４は第１のタ
イマ回路、１５に第２のタイマ回路。 なお、図中、同一符号は同一、又に相当部分を示す。 特許出願人 三菱電機株式会社 餡Ｏ口 ／Ｉ−６−１−
ケ示すブロック図、第２図にその動作を説明するための
タイムチャート、第３図はこの発明の他の実施例のフリ
ップフロップとその周辺部金示すブロック図、第４図は
従来のメモリ書込制御回路全示すブロック図、第５図は
その動作を説明するためのタイムチャートである。 １にシステムバス、８ばアドレスラッチ回路（ラッチ回
路）、７ＵＲＡＭ、９にデータラッチ回路（ラッチ回路
）、１３．１７＋４フリツプフロツプ、１４は第１のタ
イマ回路、１５に第２のタイマ回路。 なお、図中、同一符号は同一、又に相当部分を示す。 特許出願人 三菱電機株式会社 餡Ｏ口 ／Ｉ−６−１−
Claims (1)
- システムバスよりメモリ書込命令が入力されたことを記
憶するフリップフロップと、前記フリップフロップの出
力信号が有意の間に前記システムバスより入力されるア
ドレス信号及び書込データをラッチするラッチ回路と、
前記フリップフロップが有意になるとメモリへの書込制
御信号を一定時間出力する第１のタイマ回路と、前記第
１のタイマ回路の出力信号が無意になると一定時間経過
後に前記フリップフロップに対してリセット信号を出力
する第２のタイマ回路とを備えたメモリ書込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113323A JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113323A JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278156A true JPS63278156A (ja) | 1988-11-15 |
| JPH0721775B2 JPH0721775B2 (ja) | 1995-03-08 |
Family
ID=14609321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113323A Expired - Lifetime JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119211A (en) * | 1996-08-26 | 2000-09-12 | Nec Corporation | Circuit for controlling writing data into memory and allowing concurrent reset generation and writing data operation |
-
1987
- 1987-05-08 JP JP62113323A patent/JPH0721775B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119211A (en) * | 1996-08-26 | 2000-09-12 | Nec Corporation | Circuit for controlling writing data into memory and allowing concurrent reset generation and writing data operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0721775B2 (ja) | 1995-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| US5115510A (en) | Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information | |
| KR890002330B1 (ko) | 멀티프로세서 시스템 | |
| JPH07306827A (ja) | Ｐ／ｑ整数比関係を有する周波数で動作するディジタル装置間で同期データ伝送を行うための方法および装置 | |
| JPH048874B2 (ja) | ||
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| EP0829051A2 (en) | Method and apparatus for adapting an asynchronous bus to a synchronous circuit | |
| US4612542A (en) | Apparatus for arbitrating between a plurality of requestor elements | |
| KR920001100B1 (ko) | 논리연산장치 | |
| US4524417A (en) | Timing signal controlled information processing system | |
| JPH01108653A (ja) | メモリ内容保護回路 | |
| US4464715A (en) | Memory accessing method | |
| US6301188B1 (en) | Method and apparatus for registering free flow information | |
| JPS63278156A (ja) | メモリ書込制御回路 | |
| EP0923080B1 (en) | Burst length discriminating circuit for use in synchronous semiconductor memory and having a predetermined initialized state of power-up | |
| JPH0528770A (ja) | マルチポートメモリ回路 | |
| JPH05189296A (ja) | 単一のビットメモリに対する同時書き込みアクセス装置 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP2979918B2 (ja) | 割り込み検出回路 | |
| JP2546002B2 (ja) | パリティ回路 | |
| JPH05265701A (ja) | Ｆｉｆｏメモリ | |
| JPH03276346A (ja) | メモリカード | |
| JPH0460846A (ja) | フォールト・トレラント・コンピュータ | |
| JPS588080B2 (ja) | エラ−チエツク方式 | |
| JPH02210515A (ja) | システムのリセット方式 |