JPH02210515A - システムのリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータの記憶装置内にリセット時のデ
ータが保存される場合におけるシステムのリセット方式
に関する。

（従来の技術） コンピュータのシステムのリセットは、システムの起動
時や障害発生時に行なわれるが、特に、大型のシステム
においては、障害発生時の記憶装置内のデータを保存し
、これを後の解析で使用できるようにすることが重要と
なっている。

第２図は、コンピュータシステムのブロック図である。

図示のコンピュータシステムは、システムバス４に接続
された中央演算処理装置ｌと、主記憶装置２と、通信処
理装置３とから成る。

中央演算処理装置１は、プロセッサにより構成されるも
のであり、主記憶装置３に格納されたデータの演算処理
や通信処理装置３の制御等を行なう。

主記憶装置２は、ランダム・アクセス・メモリにより構
成されるものであり、中央演算処理装置１の処理に必要
なデータ等を記憶する。

通信処理装置３は、通信処理専用のコンピュータシステ
ムであり、中央演算処理装置１の指令に従って、回線５
を介して接続される図示しないコンピュータシステムと
の通信処理を行なうものである。

第３図は、通信処理装置３の内部構成を示すブロック図
である。

図示の通信処理装置３は、３つのプロセッサ３１．３２
及び３４と、記憶装置３３と、リセット制御回路３６等
から成る。プロセッサ３１．３２及び３４は、それぞれ
内部バス３５ａ、３５ｂ及び３５ｃにより制御回路４０
に接続され、この制御回路４０は記憶装置３３に接続さ
れている。

プロセッサ３１は、通信処理装置３の演算処理部を構成
するものである。即ち、プロセッサ３１は、第２図の中
央演算処理装置１からの指令を解読し、通信処理の実行
を行なう。

プロセッサ３２は、通信処理装置３のバスインタフェー
スを構成するものである。即ち、プロセッサ３２は、シ
ステムバス４に接続されており、第２図の中央演算処理
装置ｌからの指令を受付ける処理、当該中央演算処理装
置１へ処理結果を報告する処理、第２図の主記憶装置２
との間で送受信データを転送する処理等を行なう。

記憶装置３３は、ランダム・アクセス・メモリ等により
構成されるものであり、通信処理装置３内のローカルメ
モリとなるものである。即ち、記憶装置３３は、プロセ
ッサ３１で実行される通信処理プログラム、送受信デー
タ、中央演算処理装置１からの指令、中央演算処理装置
１への報告情報等が格納される。

プロセッサ３４は、通信処理装置３の回線制御部を構成
するものである。即ち、プロセッサ３４は、回線５に接
続されており、通信処理の物理的な制御等を行なう。

制御回路４０は、プロセッサ３１．３２及び３４から記
憶装置３３へのデータのアクセスの競合を調整するため
のものである。

リセット制御回路３６は、プロセッサ３１．３２及び３
４と、制御回路４０と、記憶装置３３のリセットを行な
うためのものである。即ち、リセット制御回路３６は、
第２図の中央演算処理装置１からのリセット信号ｒをシ
ステムバス４を介して入力し、スイッチ３７の開閉状態
に応じて、プロセッサ３１．３２及び３４と、制御回路
４０と、記憶装置３３とに初期診断リセット信号ｉｒ出
力するか、またはプロセッサ３１．３２及び３４と、記
憶装置３３とにセーブリセット信号ｓｒを出力する。ス
イッチ３７は、第２図の中央演算処理装置１からの制御
信号（図示省略）により所定時にオンまたはオフにされ
る。

初期診断リセット信号ｉｒは、プロセッサ３１．３２及
び３４、制御回路４０、並びに記憶装置３３のリセット
を行なった後、通信処理装置３の初期診断を行なわせる
場合のリセット信号である。通信処理装置３の初期診断
とは、プロセッサ３１．３２及び３４の記憶装置３３に
対するリードライトチエツクを行なうことである。

セーブリセット信号ｓｒは、プロセッサ３１．３２及び
３４、並びに制御装置４０のリセットを行ない、リセッ
ト時の記憶装置３３内のデータを残す場合のリセット信
号である。このセーブリセット信号ｓｒの出力によって
は、上述した初期診断は行なわれない。リセットが行な
われた後は、記憶装置３３内に残されている障害解析に
必要な所定の情報ＤＩ、Ｄ２は、記憶装置３３内の専用
エリア３３ａに格納される。この専用エリア３３ａに格
納された情報は、障害解析の際に読出される。

第４図は、リセット制御回路３６の内部構成を示すブロ
ック図である。

図示のリセット制御回路３６は、Ｄフリップフロップ１
００と、パルス幅制御回路１０１と、アンド回路１０２
と、アンド回路１０３と、ナツト回路１０４とから成る
。

Ｄフリップフロップ１００は、そのＤ端子に第２図の中
央演算処理装置１から障害発生時等に出力されるリセッ
ト信号ｒを入力する。そして、通信処理装置３の内部ク
ロックをクロック信号として入力する。これにより、内
部クロックに同期したリセット信号をパルス幅制御回路
１０１に出力する。

パルス幅制御回路１０１は、フリップフロップにより構
成されるものであり、リセット信号ｒのパルス幅を一定
の幅に制御するためのものである。

アンド回路１０２は、ゲート回路を構成するものである
。このアンド回路１０２は、一方の入力端子にパルス幅
制御回路１０１からのリセット信号ｒを入力し、他方の
入力端子にナツト回路１０４を介してスイッチ３７の出
力信号を入力する。そして、スイッチ３７のオン時に、
このアンド回路１０２の出力端子から初期診断リセット
信号ｉｒが出力される。

アンド回路１０３も、アンド回路１０２と同様に、ゲー
ト回路を構成するのものである。このアンド回路１０３
は、一方の入力端子にパルス幅制御回路１０１からのリ
セット信号ｒを入力し、他方の入力端子にスイッチ３７
の出力信号を入力する。そして、スイッチ３７のオフ時
に、このアンド回路１０３の出力端子からセーブリセッ
ト信号ｓｒが出力される。

（発明が解決しようとする課題） ところが、以上のようなシステムのリセット方式には、
次のような問題点があった。

即ち、プロセッサ３１．３２または３４が記憶装置３３
にデータの書き込みを行なっている途中で、セーブリセ
ット信号ｓｒが出力されると、書き込み動作で出力され
るアドレス信号が変化するため、不正な領域に書き込み
が行なわれることがあった。また、この場合、書き込み
動作で出力されるデータ信号も変化するため、不正なデ
ータが書き込まれることもあった。これらの事態の発生
により、障害発生時の正確なデータが記憶装置３３内に
残らなくなってしまった。

第５図は、従来の方式のシステムにおいて、データの書
き込み中にリセット信号が入力された場合のシステムの
動作を説明するタイムチャートである。

第５図の区間１においては、プロセッサ３Ｌ３２または
３４により正常なデータの書き込みが行なわれる場合の
動作が示されている。即ち、この区間１においては、以
下の４つの動作が行なわれる。

■プロセッサ３１．３２または３４は、アドレス信号及
びデータ信号を出力すると共に、アクセス要求信号を出
力する。

■制御回路４０は、これらのプロセッサ３１．３２また
は３４からのアクセス要求の競合を調整し、１つのプロ
セッサに対してメモリスタート信号Ｓを出力する。

■制御回路４０は、記憶装置３３に対して、メモリライ
ト信号を出力する。

■記憶装置３３へのデータの書き込みが終了すると、制
御回路４０は、メモリアクセス完了信号ｆをアクセス元
であるプロセッサに対して出力する。

第５図の区間２においては、プロセッサ３１．３２また
は３４によるデータの書き込みの途中で第２図の中央演
算処理装置１からリセット信号ｒが発生した場合の動作
が示されている。

■′及び■′は、上述した区間１の■及び■と同様であ
る。

■′制御回路４０が記憶装置３３に対して、メモリライ
ト信号を出力している最中に、第２図の中央演算処理装
置１からリセット信号ｒが入力されると、次の状態が発
生する。

■アクセス元であるプロセッサがリセットされることに
より、アドレス信号の値が変化する。

これにより、記憶装置３３の不正な領域にデータが書き
込まれ、当該記憶装置３３内のデータが破壊される。

■アクセス元であるプロセッサがリセットされることに
より、データ信号の値が変化する。

これにより、記憶装置３３に不正なデータが書き込まれ
る。

◎制御回路４０がリセットされることにより、メモリラ
イト信号が中断する。

これにより、記憶装置３３に対するデータの書き込みが
途中で中断され、当該記憶装置３３内に不正なデータが
書き込まれる。

以上の■、■及び◎により、記憶装置３３内のデータが
破壊され、障害の解析に必要な情報ＤＩ、Ｄ２が残され
ないおそれがあった。

本発明は以上の点に着目してなされたもので、リセット
によって記憶装置内のデータが破壊されるおそれをなく
し、障害発生時の記憶装置内のデータが確実に残される
ようにしたシステムのリセット方式を提供することを目
的とするものである。

（課題を解決するための手段） 本発明のシステムのリセット方式は、データの処理を行
なうプロセッサと、当該プロセッサの処理で使用される
データを記憶する記憶装置とを備えたシステムにおける
障害の発生時に、リセット制御回路が発生するリセット
信号により、前記システムをリセットし、かつ当該リセ
ット時の前記記憶装置内のデータを保存する場合におい
て、前記プロセッサが前記記憶装置へデータを書き込む
動作中か否かを検出し、当該プロセッサが書き込み動作
中の場合、前記リセット信号の出力を保留することを特
徴とするものである。

（作用） 以上の方式においては、記憶装置へデータを書き込む動
作が行なわれている場合、リセット信号の出力が保留さ
れる。これにより、記憶装置へのデータの書き込み動作
が正常に終了してから、リセット信号が出力される。こ
の結果、システムのリセットにより、記憶装置内のデー
タが破壊されることが防止される。

（実施例） 第１図は、本発明のリセット方式を適用した通信処理装
置の内部構成を示すブロック図である。

図示の通信処理装置３は、３つのプロセッサ３１．３２
及び３４と、記憶装置３３と、リセット制御回路３８等
から成り、前述した第３図の通信処理装置とほぼ同様の
構成となっている。このため、同一部分には、同一の符
合を付し、重複する説明を省略する。

リセット制御回路３８は、第２図の中央演算処理装置１
からのリセット信号ｒの他に、制御回路４０がアクセス
元であるプロセッサに対して出力するメモリスタート信
号Ｓ及びメモリアクセス完了信号ｆを入力する。リセッ
ト制御回路３８は、これらのメモリスタート信号Ｓ及び
メモリアクセス完了信号ｆにより、プロセッサ３１．３
２または３４が記憶装置３３ヘデータを書き込み中か否
かを検出する。そして、これらのプロセッサのいずれか
が書き込み動作中の場合には、第２図の中央演算処理装
置１からリセット信号ｒが出力され、かつスイッチ３７
がオフ、即ちセーブリセットの指定にされているときで
も、セーブリセット信号ｓｒを出力しない。即ち、プロ
セッサの書き込み動作が完了するまでセーブリセット信
号ｓｒの出力を保留する。

これにより、プロセッサの書き込み動作によってリセッ
ト時の記憶装置３３内のデータが破壊されることを防止
できる。

第６図は、本発明のリセット方式を適用したリセット制
御回路３８の内部構成を示すブロック図である。

図示のリセット制御回路３８は、第４図のリセット制御
回路３６におけるアンド回路１０３の代わりに設けられ
たアンド回路１０５と、ＪＫフリップフロップ１０６と
を備えている。また、その他の構成については、第４図
のリセット制御回路３６と同様であり、同一の部分には
、同一の符合を付し、重複する説明を省略する。

アンド回路１０５は、第４図のアンド回路１０３と同様
に、ゲート回路を構成するものである。このアンド回路
１０５は、３つの入力端子を備えており、第１及び第２
の入力端子には、第４図のリセット制御回路３６の２つ
の入力端子と同様な接続が行なわれている。即ち、これ
らの入力端子には、パルス幅制御回路１０１の出力端子
と、スイッチ３７の出力端子がそれぞれ接続されている
。そして、アンド回路１０５の第３の入力端子には、次
に述べるＪＫフリップフロップ１０６の反転入力端子が
接続されている。

ＪＫフリップフロップ１０６は、Ｊ入力端子にメモリス
タート信号Ｓを入力し、Ｋ入力端子にメモリアクセス完
了信号ｆを入力している。これらのメモリスタート信号
Ｓ及びメモリアクセス完了信号ｆは、図示しない内部バ
スを介して制御回路４０から人力されるものである。ま
た、このＪＫフリップフロップ１０６は、リセット端子
にアンド回路１０２の出力を入力している。そして、Ｊ
Ｋフリップフロップ１０６の反転出力端子は、前述のよ
うに、アンド回路１０５の第３の入力端子に接続されて
いる。また、クロック端子には、内部クロック信号が入
力される。

従って、メモリスタート信号Ｓ及びメモリアクセス完了
信号ｆが共にロウレベルのときは、ＪＫフリップフロッ
プ１０６の反転出力端子は、ハイレベルになる。また、
メモリスタート信号Ｓがハイレベルでメモリアクセス完
了信号ｆがロウレベルのときは、ＪＫフリップフロップ
１０６の反転出力端子は、ハイレベルからロウレベルに
なる。

一方、メモリアクセス完了信号ｆがハイレベルでメモリ
スタート信号Ｓがロウレベルのときは、ＪＫフリップフ
ロップ１０６の反転出力端子は、ロウレベルからハイレ
ベノＰに戻る。

このため、メモリスタート信号Ｓが出力されてからメモ
リアクセス完了信号ｆ出力されるまでの間だけ、ＪＫフ
リップフロップ１０６の反転出力端子がロウレベルにな
る。即ち、ＪＫフリップフロップ１０６の出力信号は、
プロセッサ３１．３２または３４が記憶装置３３に対し
てデータを書き込む動作を行なっているか否かを表示す
るようにされている。ＪＫフリップフロップ１０６の出
力信号をメモリアクセス表示信号Ｕと呼ぶことにする。

メモリアクセス表示信号Ｕがロウレベルの間は、アンド
回路１０５の出力信号は、ロウレベルに維持され、この
結果、セーブリセット信号ｓｒは出力が保留される。

次に、上述のように構成したシステムである通信処理装
置のリセット時の動作を説明する。

第７図（ａ）は、セーブリセットが行なわれる場合の動
作を示すタイムチャートである。

１　に の図の区間１においては、前述した第５図の区間１と同
様の動作が行なわれる。記憶装置３３へのデータの書き
込み中は、メモリアクセス表示信号Ｕがロウレベルにな
る。

第７図（ａ）の区間２の■′において、第２図の中央演
算処理装置１からリセット信号ｒが出力され、このとき
、スイッチ３７がオフにされていたとする。この場合、
区間２の■′においては、メモリアクセス表示信号Ｕが
ロウレベルになっており、区間２の■′に入ってからこ
の信号がハイレベルになる。従って、区間２の■′にお
いて、プロセッサが出力するアドレス信号やデータ信号
、及び制御回路４０が出力するメモリライト信号が変化
されず、データの書き込みが正常に終了される。

区間２の■′では、セーブリセット信号ｓｒが出力され
、記憶装置３３内のデータを保存しつつ、プロセッサ３
１．３２．３４及び制御装置４０のリセットが行なわれ
る。

第７図（ｂ）は、初期診断リセットが行なわれる場合の
動作を示すタイムチャートである。

この図の区間１においては、前述した第５図及び第７図
（ａ）の区間１と同様の動作が行なわれる。

第７図（ｂ）の区間２の■′において、第２図の中央演
算処理装置１からリセット信号ｒが出力され、このとき
、スイッチ３７がオンにされていたとする。この場合、
アンド回路１０２から直ちに初期診断リセット信号ｉｒ
が出力される。従って、区間２の■′において、プロセ
ッサが出力するアドレス信号やデータ信号、及び制御回
路４０が出力するメモリライト信号が変化されつつ、デ
ータの書き込みが途中で中断される。そして、プロセッ
サ３１．３２．３４、制御装置４０、及び記憶装置３３
のリセットが行なわれる。リセット後は、プロセッサ３
１．３２．３４による記憶装置３３に対しての書き込み
及び読出しのチエツク、即ち初期診断を行なう。

本発明のシステムのリセット方式は、以上の実施例に限
定されない。

即ち、上記実施例においては、リセット制御回路３８内
において、メモリアクセス表示信号Ｕを制御回路４０が
出力するメモリスタート信号Ｓとメモリアクセス完了信
号ｆとから形成するようにしたが、これに限らず、制御
回路４０内の論理回路を一部修正するなどして、制御回
路４０内でメモリアクセス表示信号Ｕを形成するように
してもよい。また、通信処理装置３内では、初期診断リ
セット信号ｉｒとセーブリセット信号ｓｒとの２種類の
リセット信号により、初期診断リセットとセーブリセッ
トとを行なうようにしたが、これに限らず、リセット信
号は、１種類とし、初期診断リセットとセーブリセット
を区別する信号を用いるようにしたり、初期診断リセッ
トとセーブリセットを区別する情報を記憶装置３３内に
設け、リセット時にリセット制御回路がこの情報を参照
し、所定時に中央演算処理装置１がこの情報を書き換え
るようにしてもよい。更に、第２図の中央演算処理装置
１から通信処理装置３へのリセット信号ｒについても、
上述した実施例のようなスイッチ３７を用いるものに限
られず、初期診断リセットを指示する信号とセーブリセ
ットを指示する信号の２種類の信号を用いるようにして
もよい。更にまた、本発明のシステムのリセット方式は
、通信処理装置に限らず、一般的なコンピュータについ
て適用できるものであることは言うまでもない。

（発明の効果） 以上の構成の本発明のシステムのリセット方式は、リセ
ット時の記憶装置内のデータを保存しつつ、リセットを
行なう場合において、記憶装置に対する書き込みが行な
われているときは、書き込みが終了してからリセットす
るようにしたので、障害発生時のシステムの状態を記憶
装置内に確実に保存するようにすることができる。従っ
て、障害発生の原因の解析を容易に行なうようにするこ
とができる。

【図面の簡単な説明】

第１図は本発明に係る通信処理装置の内部構成を示すブ
ロック図、第２図は従来のコンピュータシステムの構成
を示すブロック図、第３図は従来の通信処理装置の内部
構成を示すブロック図、第４図は従来のリセット制御回
路の内部構成を示すブロック図、第５図は従来のシステ
ムの動作を示すタイムチャート、第６図は本発明に係る
リセット制御回路の内部構成を示すブロック図、第７図
（ａ）及び（ｂ）は本発明に係るシステムの動作を示す
タイムチャートである。 ３１．３２．３４・・・プロセッサ、 ３３・・・記憶装置、３７・・・スイッチ、３８・・・
リセット制御回路、４０・・・制御回路、１０６・・・
ＪＫフリップフロップ。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 データの処理を行なうプロセッサと、当該プロセッサの
   処理で使用されるデータを記憶する記憶装置とを備えた
   システムにおける障害の発生時に、 リセット制御回路が発生するリセット信号により、前記
   システムをリセットし、かつ 当該リセット時の前記記憶装置内のデータを保存する場
   合において、 前記プロセッサが記憶装置へデータを書き込む動作中か
   否かを検出し、 当該プロセッサが書き込み動作中の場合、 前記リセット信号の出力を保留することを特徴とするシ
   ステムのリセット方式。