JPH0460846A - フォールト・トレラント・コンピュータ - Google Patents
フォールト・トレラント・コンピュータInfo
- Publication number
- JPH0460846A JPH0460846A JP2172216A JP17221690A JPH0460846A JP H0460846 A JPH0460846 A JP H0460846A JP 2172216 A JP2172216 A JP 2172216A JP 17221690 A JP17221690 A JP 17221690A JP H0460846 A JPH0460846 A JP H0460846A
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- Japan
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- cpu
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- memory
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- Granted
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- 238000012544 monitoring process Methods 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明ハ、フォールト・トレラント・コンピュータに関
し、特に、制御回路の二重化チエツク機能を有するフォ
ールト・トレラント・コンピュータに関する。
し、特に、制御回路の二重化チエツク機能を有するフォ
ールト・トレラント・コンピュータに関する。
従来のフォールト・トレラント・コンピュータは、第５
図に示すように、命令をメモリから取り出し、実行する
通常モードＣＰＵ５１と、アドレスバス、データバス、
制御信号を監視するＣＰＵ５２と、監視モードＣＰＵか
らの不一致検出信号を入力し、両ＣＰＵの動作を停止さ
せるＣＰＵ凍結信号を出力する外部回路５３を有してい
る。
図に示すように、命令をメモリから取り出し、実行する
通常モードＣＰＵ５１と、アドレスバス、データバス、
制御信号を監視するＣＰＵ５２と、監視モードＣＰＵか
らの不一致検出信号を入力し、両ＣＰＵの動作を停止さ
せるＣＰＵ凍結信号を出力する外部回路５３を有してい
る。
次に動作について説明すると、通常モードＣＰＵ５１は
、メモリから命令を取り出し実行する。
、メモリから命令を取り出し実行する。
監視モードＣＰＵ５２は、各バス・サイクル毎に通常モ
ードＣＰＵ５１が出力するアドレス・バス、制御信号及
びデータ・バス上のデータを内部状態と比較して、不一
致が生じた場合は、不一致検出信号を出力する。外部回
路５３は、この不一致検出信号を入力し、ＣＰＵが誤動
作する前に、ＣＰＵ凍結信号を出力し、両ＣＰＵを停止
させる。
ードＣＰＵ５１が出力するアドレス・バス、制御信号及
びデータ・バス上のデータを内部状態と比較して、不一
致が生じた場合は、不一致検出信号を出力する。外部回
路５３は、この不一致検出信号を入力し、ＣＰＵが誤動
作する前に、ＣＰＵ凍結信号を出力し、両ＣＰＵを停止
させる。
この従来のフォールト・トレラント・コンピュータでは
、監視モードＣＰＵの監視機能が、正常に動作している
ことを確認することが通常モードＣＰＵと監視モードＣ
ＰＵの動作の不一致を故意に発生させる手段がないため
に困難であった。また、監視機能が正常に動作している
場合でも、データバス上に、リードサイクル中にもデー
タを変化させるＩｌｏを直結することは、ＣＰＵのデー
タセットアツプ時間を満足しない場合があるので、でき
ず、ハードウェア設計及びソフトウェア設計に著しく制
限が加わるという問題点があった。
、監視モードＣＰＵの監視機能が、正常に動作している
ことを確認することが通常モードＣＰＵと監視モードＣ
ＰＵの動作の不一致を故意に発生させる手段がないため
に困難であった。また、監視機能が正常に動作している
場合でも、データバス上に、リードサイクル中にもデー
タを変化させるＩｌｏを直結することは、ＣＰＵのデー
タセットアツプ時間を満足しない場合があるので、でき
ず、ハードウェア設計及びソフトウェア設計に著しく制
限が加わるという問題点があった。
本発明のフォールト・トレラント・コンピュタは、命令
を実行する通常モードＣＰＵとこの通常モードＣＰＵの
動作を監視する監視モードＣＰＵと、前記監視モードＣ
ＰＵにより、動作の不一致が検出された場合、不一致検
出信号を入力し、両ＣＰＵの動作を停止させる凍結信号
を出力する外部回路とを有する従来技術フォールト・ト
レラント・コンピュータに加えデータ・リード・サイク
ル時に、データをＣＰＵに供給されるクロックに同期し
て取り込むラッチ回路と、システム検査時に、データを
ＣＰＵに供給されるクロックに非同期に取り込むバッフ
ァ回路とを有している。
を実行する通常モードＣＰＵとこの通常モードＣＰＵの
動作を監視する監視モードＣＰＵと、前記監視モードＣ
ＰＵにより、動作の不一致が検出された場合、不一致検
出信号を入力し、両ＣＰＵの動作を停止させる凍結信号
を出力する外部回路とを有する従来技術フォールト・ト
レラント・コンピュータに加えデータ・リード・サイク
ル時に、データをＣＰＵに供給されるクロックに同期し
て取り込むラッチ回路と、システム検査時に、データを
ＣＰＵに供給されるクロックに非同期に取り込むバッフ
ァ回路とを有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック構成図である。
同じ通常モードＣＰＵ１１は、メモリ１７から命令を取
り出し、実行する。監視モードＣＰＵ１２は、アドレス
バス、データバス、制御信号を内部状態と比較して、不
一致を検出した場合は、不一致検出信号を出力する。外
部回路１３は、不一致検出信号を入力し、通常モードＣ
ＰＵＩＩ。
り出し、実行する。監視モードＣＰＵ１２は、アドレス
バス、データバス、制御信号を内部状態と比較して、不
一致を検出した場合は、不一致検出信号を出力する。外
部回路１３は、不一致検出信号を入力し、通常モードＣ
ＰＵＩＩ。
監視モードＣＰＵ１２に対し、ＣＰＵの動作を停止させ
るＣＰＵ凍結信号または、割り込み信号を出力する。ラ
ッチ回路１４は、■１０リードサイクル時に、ｌ１０１
６からのデータをＣＰＵ逆相クロックに同期して取り込
み、通常モードＣＰＵ１１と監視モードＣ’ＰＵ１２の
両方に伝達する。
るＣＰＵ凍結信号または、割り込み信号を出力する。ラ
ッチ回路１４は、■１０リードサイクル時に、ｌ１０１
６からのデータをＣＰＵ逆相クロックに同期して取り込
み、通常モードＣＰＵ１１と監視モードＣ’ＰＵ１２の
両方に伝達する。
バッファ回路１５は、メモリライトサイクル時、及びＩ
１０ライトサイクル時に通常モードＣＰＵ１１が出力す
るデータをメモリ１７．ｌ１０１６に伝達し、メモリリ
ードサイクル時には、メモリ１７からのデータを通常モ
ードＣＰＵＩＩと監視モードＣＰＵ１２の両方に伝達す
る。
１０ライトサイクル時に通常モードＣＰＵ１１が出力す
るデータをメモリ１７．ｌ１０１６に伝達し、メモリリ
ードサイクル時には、メモリ１７からのデータを通常モ
ードＣＰＵＩＩと監視モードＣＰＵ１２の両方に伝達す
る。
次に第１図の回路の動作について、第２図、第３図の波
形図第４図のプログラム・フローチャートにもとづいて
説明する。第２図は、第１図における通常モードＣＰＵ
ＩＩのリードサイクル時の一動作例の波形図であるが、
通常モードＣＰＵＩＩはＣＰＵクロックに同期して動作
し、Ｔ１にて、サイクルを開始し、Ｔ２を経て、ＴＷに
てレディ信号を認識し、その時のデータを読み込んで、
サイクルを終了する。監視モードＣＰＵ１２も、内部的
にこれと同じ動作をする。このデータを読み込む時間軸
上の点をデータサンプルポイントと呼ぶ。通常モードＣ
ＰＵＩＩ及び監視モードＣＰＵ１２には、半導体デバイ
スの特性上、このデータサンプルポイントに対して、固
有のデータセットアツプ時間が必要である。すなわち、
データはデータサンプルポイントよりデータセットアツ
プ時間以前に確定していないと、通常モードＣＰＵ１１
及び監視モードＣＰＵ１２の動作は保証されない。
形図第４図のプログラム・フローチャートにもとづいて
説明する。第２図は、第１図における通常モードＣＰＵ
ＩＩのリードサイクル時の一動作例の波形図であるが、
通常モードＣＰＵＩＩはＣＰＵクロックに同期して動作
し、Ｔ１にて、サイクルを開始し、Ｔ２を経て、ＴＷに
てレディ信号を認識し、その時のデータを読み込んで、
サイクルを終了する。監視モードＣＰＵ１２も、内部的
にこれと同じ動作をする。このデータを読み込む時間軸
上の点をデータサンプルポイントと呼ぶ。通常モードＣ
ＰＵＩＩ及び監視モードＣＰＵ１２には、半導体デバイ
スの特性上、このデータサンプルポイントに対して、固
有のデータセットアツプ時間が必要である。すなわち、
データはデータサンプルポイントよりデータセットアツ
プ時間以前に確定していないと、通常モードＣＰＵ１１
及び監視モードＣＰＵ１２の動作は保証されない。
通常、応答の遅い工１０、メモリをリードアクセスする
場合ウェイトを挿入し、データが確定後に通常モードＣ
ＰＵＩＩ、監視モードＣＰＵ１２が読み込むようにする
ので、データバスラインには、バッファ回路１５のみあ
れば十分のように思えるが、以下にその例外を示す。第
３図は、一般的Ｉ１０のデータリードタイミング波形図
である。
場合ウェイトを挿入し、データが確定後に通常モードＣ
ＰＵＩＩ、監視モードＣＰＵ１２が読み込むようにする
ので、データバスラインには、バッファ回路１５のみあ
れば十分のように思えるが、以下にその例外を示す。第
３図は、一般的Ｉ１０のデータリードタイミング波形図
である。
第３図において、データ確定期間中にデータの変化が起
きなければ、上述したようにデータバスラインには、バ
ッファ回路１５のみあれば十分であるが、Ｉｌｏの中に
は、データ確定期間中にもデータを変化させてしまうの
もが、数多く存在する。その場合、データの変化点が第
２図におけるデータサンプルポイントに対するデータセ
ットアツプ時間未満であると、通常モードＣＰＵＩＩと
監視モーＦ’ＣＰＵ１２に故障がなくとも動作の不一致
が生じる場合がある。
きなければ、上述したようにデータバスラインには、バ
ッファ回路１５のみあれば十分であるが、Ｉｌｏの中に
は、データ確定期間中にもデータを変化させてしまうの
もが、数多く存在する。その場合、データの変化点が第
２図におけるデータサンプルポイントに対するデータセ
ットアツプ時間未満であると、通常モードＣＰＵＩＩと
監視モーＦ’ＣＰＵ１２に故障がなくとも動作の不一致
が生じる場合がある。
第４図にこのようなＩｌｏを使用した場合に容易にＣＰ
Ｕ不一致動作の生じるプログラムフローチャートを示す
。この工１０の場合、−度コマントを受は付けてから、
次のコマンドを受は付けることが可能か否かの情報をＩ
１０！Ｊ−ドサイクル時のデータラインに乗せるが、受
は付は可能になりしだいその情報を変化させるので、Ｉ
１０リードサイクル中にも、データの更新が発生する。
Ｕ不一致動作の生じるプログラムフローチャートを示す
。この工１０の場合、−度コマントを受は付けてから、
次のコマンドを受は付けることが可能か否かの情報をＩ
１０！Ｊ−ドサイクル時のデータラインに乗せるが、受
は付は可能になりしだいその情報を変化させるので、Ｉ
１０リードサイクル中にも、データの更新が発生する。
従って連続してコマンド要求のあった場合、次コマンド
受は付は可能を示すデータが、第２図におけるデータサ
ンプルポイントに対してデータセットアツプ時間未満に
変化すると、通常モードＣＰＵ１ｌは、このＩｌｏが次
コマンド受は付は可能と認識したが、監視モードＣＰＵ
１２は、このＩｌｏが次コマンド受は付は不可であると
認識する場合もある。この場合両ＣＰＵの条件分岐先は
異なり、監視モードＣＰＵ１２により不一致が検出され
る。
受は付は可能を示すデータが、第２図におけるデータサ
ンプルポイントに対してデータセットアツプ時間未満に
変化すると、通常モードＣＰＵ１ｌは、このＩｌｏが次
コマンド受は付は可能と認識したが、監視モードＣＰＵ
１２は、このＩｌｏが次コマンド受は付は不可であると
認識する場合もある。この場合両ＣＰＵの条件分岐先は
異なり、監視モードＣＰＵ１２により不一致が検出され
る。
従って、これを避けるためには、第１図におけるラッチ
回路１４が必要となる。このラッチ回路１４は、ＣＰＵ
クロックの逆相クロックの立上りエツジでデータを取り
込むので、たとえｌ１０１６がリードサイクル中にデー
タを変化させても、通常モー１”ＣＰＵＩＩと監視モー
ドＣＰＵ１２のデータセットアツプ時間は満足させられ
る。また、システム検査時には、Ｉ１０リードサイクル
において、あえてバッファ回路１５を使用することによ
り、不一致が検出できれば、監視モードＣＰＵ１２の監
視機能が正常に動作していることが検証できる。
回路１４が必要となる。このラッチ回路１４は、ＣＰＵ
クロックの逆相クロックの立上りエツジでデータを取り
込むので、たとえｌ１０１６がリードサイクル中にデー
タを変化させても、通常モー１”ＣＰＵＩＩと監視モー
ドＣＰＵ１２のデータセットアツプ時間は満足させられ
る。また、システム検査時には、Ｉ１０リードサイクル
において、あえてバッファ回路１５を使用することによ
り、不一致が検出できれば、監視モードＣＰＵ１２の監
視機能が正常に動作していることが検証できる。
以上説明したように本発明は、データバスラインにクロ
ックに同期してデータを取り込むラッチ回路と、クロッ
クに非同期に伝達するバッファ回路を設け、通常運用状
態では、Ｉ１０！Ｊ−ドサイクル時には、ラッチ回路を
選択し、メモリリード、ライトサイクル時、Ｉ１０ライ
トサイクル時には、バッファ回路を選択することにより
、リードサイクル中にもデータを変化させるＩｌｏを使
用でき、ハードウェア設計を容易にするという効果を有
する。また、システム検査時においては、Ｉ１０リード
サイクル時においても、バッファ回路を使用することに
より、監視モードＣＰＵの監視機能が正常に動作してい
ることの検証が容易に実行できるという効果を有する。
ックに同期してデータを取り込むラッチ回路と、クロッ
クに非同期に伝達するバッファ回路を設け、通常運用状
態では、Ｉ１０！Ｊ−ドサイクル時には、ラッチ回路を
選択し、メモリリード、ライトサイクル時、Ｉ１０ライ
トサイクル時には、バッファ回路を選択することにより
、リードサイクル中にもデータを変化させるＩｌｏを使
用でき、ハードウェア設計を容易にするという効果を有
する。また、システム検査時においては、Ｉ１０リード
サイクル時においても、バッファ回路を使用することに
より、監視モードＣＰＵの監視機能が正常に動作してい
ることの検証が容易に実行できるという効果を有する。
のリードサイクルタイミング波形図、第３図は、船釣Ｉ
１０のリードサイクルタイミング波形図、第４図は、デ
ータリードサイクル中にもデータを変化させるＩｌｏを
使用した場合、第１図に示した監視モードＣＰＵ１２で
容易に不一致が検出できるプログラムフローチャート、
第５図は、従来のフォールトトレラントコンピュータの
ブロック構成図である。
１０のリードサイクルタイミング波形図、第４図は、デ
ータリードサイクル中にもデータを変化させるＩｌｏを
使用した場合、第１図に示した監視モードＣＰＵ１２で
容易に不一致が検出できるプログラムフローチャート、
第５図は、従来のフォールトトレラントコンピュータの
ブロック構成図である。
１１・・・・・・通常モードＣＰＵ、１２・・・・・・
監視モートＣＰ Ｕ、１３・・・・・・外部回路、１４
・・・・・・ラッチ回路、１５・・・・・・バッファ回
路、１６・・・・・・工／○、１７・・・・・・メモリ
、５１・・・・・・通常モードＣＰＵ、５２・・・・・
・監視モードＣＰＵ、５３・・・・・・外部回路。
監視モートＣＰ Ｕ、１３・・・・・・外部回路、１４
・・・・・・ラッチ回路、１５・・・・・・バッファ回
路、１６・・・・・・工／○、１７・・・・・・メモリ
、５１・・・・・・通常モードＣＰＵ、５２・・・・・
・監視モードＣＰＵ、５３・・・・・・外部回路。
代理人 弁理士 内 原 晋
Claims (1)
- 命令を実行する通常モードマイクロプロセッサとこの通
常モードマイクロプロセッサの動作を監視する監視モー
ドマイクロプロセッサ及び、前記監視モードマイクロプ
ロセッサにより、動作の不一致が検出された場合、不一
致検出信号を入力し、両マイクロプロセッサの動作を停
止させる凍結信号を出力する外部回路を有するフォール
ト・トレラント・コンピュータにおいて、データ・リー
ド・サイクル時に、マイクロプロセッサに供給されるク
ロックに同期してデータを取り込むラッチ回路と、この
クロックには非同期にデータを取り込むバッファ回路を
有し、システム検査時には、データを前記クロックには
非同期にバッファを取り込むことにより、故意に両マイ
クロプロセッサの動作の不一致を発生させ、前記監視モ
ードマイクロプロセッサの監視機能が正常に動作してい
ることを検証可能とすることを特徴とするフォールト・
トレラント・コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172216A JP2720580B2 (ja) | 1990-06-29 | 1990-06-29 | フォールト・トレラント・コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172216A JP2720580B2 (ja) | 1990-06-29 | 1990-06-29 | フォールト・トレラント・コンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0460846A true JPH0460846A (ja) | 1992-02-26 |
| JP2720580B2 JP2720580B2 (ja) | 1998-03-04 |
Family
ID=15937750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172216A Expired - Lifetime JP2720580B2 (ja) | 1990-06-29 | 1990-06-29 | フォールト・トレラント・コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720580B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
-
1990
- 1990-06-29 JP JP2172216A patent/JP2720580B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
| US6578100B1 (en) | 1993-06-30 | 2003-06-10 | Hitachi, Ltd. | Storage system having plural buses |
| US6581128B2 (en) | 1993-06-30 | 2003-06-17 | Hitachi, Ltd. | Storage system |
| US7120738B2 (en) | 1993-06-30 | 2006-10-10 | Hitachi, Ltd. | Storage system having data format conversion function |
| US7444467B2 (en) | 1993-06-30 | 2008-10-28 | Hitachi, Ltd. | Storage system having a semiconductor memory device which stores data and parity data permanently |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720580B2 (ja) | 1998-03-04 |
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