JPS589965B2 - マイクロコンピュ−タ出力回路 - Google Patents
マイクロコンピュ−タ出力回路Info
- Publication number
- JPS589965B2 JPS589965B2 JP54064423A JP6442379A JPS589965B2 JP S589965 B2 JPS589965 B2 JP S589965B2 JP 54064423 A JP54064423 A JP 54064423A JP 6442379 A JP6442379 A JP 6442379A JP S589965 B2 JPS589965 B2 JP S589965B2
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- Japan
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- output
- microcomputer
- register
- circuit
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Description
【発明の詳細な説明】
本発明はマイクロコンピュータの出力回路に関する。
半導体集積回路技術の進歩によって、１チツプ上に論理
演算部、制御部、入出力部、データメモリ部および命令
記憶部との全部あるいは一部分を有する所謂マイクロコ
ンピュータは、小型、低価格、低消費電力といった多く
の特長を有するため、非常に広範囲にわたって利用され
ている。
演算部、制御部、入出力部、データメモリ部および命令
記憶部との全部あるいは一部分を有する所謂マイクロコ
ンピュータは、小型、低価格、低消費電力といった多く
の特長を有するため、非常に広範囲にわたって利用され
ている。
しかしその使用される環境は従来の計算機システム、制
御システムが設置されていた環境に比較すると悪い場合
が殆どである。
御システムが設置されていた環境に比較すると悪い場合
が殆どである。
そこで本発明は悪い環境下におけるマイクロコンピュー
タの出力回路の誤動作ならびに故障を自動的に検出し、
マイクロコンピュータによって制御されるシステムの異
常動作を未然に防止することができるマイクロコンピュ
ータ出力回路を提供するものである。
タの出力回路の誤動作ならびに故障を自動的に検出し、
マイクロコンピュータによって制御されるシステムの異
常動作を未然に防止することができるマイクロコンピュ
ータ出力回路を提供するものである。
以下本発明の一実施例を従来例と比較して説明する。
第１図は従来のマイクロコンピュータ出力回路を示し、
１Ａ、１Ｂ、１Ｃ，１Ｄはそれぞれ出力データ線で、マ
イクロコンピュータの出力命令時に出力データがのせら
れる。
１Ａ、１Ｂ、１Ｃ，１Ｄはそれぞれ出力データ線で、マ
イクロコンピュータの出力命令時に出力データがのせら
れる。
３Ａ、３Ｂ、３Ｃ。３Ｄはそれぞれ出力データレジスタ
で、マイクロコンピュータの制御部〔図示せず〕からの
出力制御線２を介してラッチ側倒信号が入力されたタイ
ミングにおける前記出力データ線ＩＡ、ＩＢ。
で、マイクロコンピュータの制御部〔図示せず〕からの
出力制御線２を介してラッチ側倒信号が入力されたタイ
ミングにおける前記出力データ線ＩＡ、ＩＢ。
ＩＣ，ＩＤ上のデータを所定期間ラッチする。
５Ａ、５Ｂ、５Ｃ，５Ｄは出力端子、４Ａ、４Ｂ。
４Ｃ，４Ｄはそれぞれ出力バッファゲートで、出力デー
タレジスタ３Ａ 、３Ｂ 、３Ｃ，３Ｄの値を電流増幅
あるいは電圧増幅して前記出力端子５Ａ。
タレジスタ３Ａ 、３Ｂ 、３Ｃ，３Ｄの値を電流増幅
あるいは電圧増幅して前記出力端子５Ａ。
５Ｂ 、５Ｃ，５Ｄに供給する。
このような従来のマイクロコンピュータ出力回路におい
て、一旦セットされた出力データレジスタ３Ａ、３Ｂ、
３Ｃ，３Ｄの値の変化は、出力端子５Ａ、５Ｂ、５Ｃ，
５Ｄの値をそれぞれマイクロコンピュータの入力部より
入力し、マイクロコンピュータ内部のデータメモリに記
憶されている各出力データ値と照合することによって検
査することができるが、該検査時に入力部を使用するこ
と及び検査プログラムを適当な時点で実行することは、
プログラムの実行速度、プログラムの困難さ、プログラ
ムサイズの増加などの不利な面がある。
て、一旦セットされた出力データレジスタ３Ａ、３Ｂ、
３Ｃ，３Ｄの値の変化は、出力端子５Ａ、５Ｂ、５Ｃ，
５Ｄの値をそれぞれマイクロコンピュータの入力部より
入力し、マイクロコンピュータ内部のデータメモリに記
憶されている各出力データ値と照合することによって検
査することができるが、該検査時に入力部を使用するこ
と及び検査プログラムを適当な時点で実行することは、
プログラムの実行速度、プログラムの困難さ、プログラ
ムサイズの増加などの不利な面がある。
但し出力回路を入出力回路構成とすることによって、マ
イクロコンピュータの入力部を使用するという欠点を避
けることができるが、後者の問題は依然として残る。
イクロコンピュータの入力部を使用するという欠点を避
けることができるが、後者の問題は依然として残る。
一般にマイクロコンピュータの出力回路の誤動作、故障
として次の３種類が考えられる。
として次の３種類が考えられる。
１）出力命令の実行エラー
２）出力バッファの故障
３）出力命令実行後の出力レジスタ内容の変化出力命令
の実行エラーとは、出力命令を実行できない場合で、第
１図の従来例において説明すると、出力データ線１Ａ〜
１Ｄ上のデータが出力データレジスタ３Ａ〜３Ｄにラッ
チされない場合である。
の実行エラーとは、出力命令を実行できない場合で、第
１図の従来例において説明すると、出力データ線１Ａ〜
１Ｄ上のデータが出力データレジスタ３Ａ〜３Ｄにラッ
チされない場合である。
出力バッファの故障とは、出力データレジスタ３Ａ〜３
Ｄに出力データは正しくラッチされるが、出力バッファ
ゲート４八〜４Ｄが出力端子５Ａ〜５Ｄからの異常電圧
印加などのため故障する場合である。
Ｄに出力データは正しくラッチされるが、出力バッファ
ゲート４八〜４Ｄが出力端子５Ａ〜５Ｄからの異常電圧
印加などのため故障する場合である。
また最後の出力命令実行後の出力レジスタ内容の変化と
は、出力データレジスタ３八〜３Ｄへは、出力データが
正しくラッチされるが、出力端子５Ａ〜５Ｄよりの外乱
ノイズによって、出力データレジスタの値が出力命令実
行時の値から変化する場合である。
は、出力データレジスタ３八〜３Ｄへは、出力データが
正しくラッチされるが、出力端子５Ａ〜５Ｄよりの外乱
ノイズによって、出力データレジスタの値が出力命令実
行時の値から変化する場合である。
以上３種類の誤動作あるいは故障において、出力命令実
行エラーは、外の２つのものと比べてその生起確率は小
さいものである。
行エラーは、外の２つのものと比べてその生起確率は小
さいものである。
そこで本発明は上記３）、および２）と３）の複合動作
不良検出を行うことができる出力回路を提供するもので
ある。
不良検出を行うことができる出力回路を提供するもので
ある。
本発明の説明を行う前に、従来よりある出力バッファの
みの動作不良を検出できる回路について説明する。
みの動作不良を検出できる回路について説明する。
第２図は出力バッファの故障を検出することができる出
力回路の構成を示し、ここでは各ビット共通であるため
、出力データレジスタ３Ａ、出力バッファゲート４Ａか
ら成るビットＩを例に挙げて説明する。
力回路の構成を示し、ここでは各ビット共通であるため
、出力データレジスタ３Ａ、出力バッファゲート４Ａか
ら成るビットＩを例に挙げて説明する。
なお出力データレジスタ３Ａは、出力制御線２に印加さ
れたラッチ制御信号の有効レベルを論理レベル”ＨＱと
して説明する。
れたラッチ制御信号の有効レベルを論理レベル”ＨＱと
して説明する。
６Ａは比較回路としての排他的論理和ゲート〔以下Ｅｘ
ＯＲゲートと称す〕で、出力データレジスタ３Ａの値と
、出力バッファゲート４Ａの出力値〔即ち出力端子５Ａ
の値〕とが入力されている。
ＯＲゲートと称す〕で、出力データレジスタ３Ａの値と
、出力バッファゲート４Ａの出力値〔即ち出力端子５Ａ
の値〕とが入力されている。
７Ａは出力データレジスタ３Ａの出力制御線２に印加さ
れるラッチ制御信号を反転させるインバータ、８Ａは論
理積ゲートで、インバータ７Ａ出力〔ラッチ制御信号の
反転信号〕と、前記ＥｘＯＲゲート６Ａ出力とが入力さ
れている。
れるラッチ制御信号を反転させるインバータ、８Ａは論
理積ゲートで、インバータ７Ａ出力〔ラッチ制御信号の
反転信号〕と、前記ＥｘＯＲゲート６Ａ出力とが入力さ
れている。
このようにＥｘＯＲゲート６Ａ、インバータ７Ａおよび
論理積デーｔ−８Ａを設けたため、出力データレジスタ
３Ａの値と出力端子５Ａとの値が異なる場合、すなわち
出力バッファゲート４Ａの故障の場合には、論理積デー
１−８Ａ出力が論理レベル“Ｈ”に反転する。
論理積デーｔ−８Ａを設けたため、出力データレジスタ
３Ａの値と出力端子５Ａとの値が異なる場合、すなわち
出力バッファゲート４Ａの故障の場合には、論理積デー
１−８Ａ出力が論理レベル“Ｈ”に反転する。
従って論理積ゲート８Ａ出力と、該論理積ゲート８Ａと
同様に設けられた各ビットの論理積ゲート〔図示せず〕
との論理和出力を、誤動作検出信号９とし、該誤動作検
出信号９を、マイクロコンピュータの割込み入力あるい
はイニシャルリセット入力として使用される。
同様に設けられた各ビットの論理積ゲート〔図示せず〕
との論理和出力を、誤動作検出信号９とし、該誤動作検
出信号９を、マイクロコンピュータの割込み入力あるい
はイニシャルリセット入力として使用される。
割込み入力として使用する場合は、その割込み処理ルー
チンで誤動作の回復動作を行う。
チンで誤動作の回復動作を行う。
またイニシャルリセット入力として使用する場合は、割
込み処理機能がマイクロコンピュータに備えられていな
い場合が多く、マイクロコンピュータを初期状態にセッ
トし、マイクロコンピュータの制御する制御システムの
誤動作を未然に防ぐ。
込み処理機能がマイクロコンピュータに備えられていな
い場合が多く、マイクロコンピュータを初期状態にセッ
トし、マイクロコンピュータの制御する制御システムの
誤動作を未然に防ぐ。
また誤動作検出信号９をマイクロコンピュータの外部へ
出力し、外部回路でその信号を処理し、制御システムの
誤動作を未然に防止することもできる。
出力し、外部回路でその信号を処理し、制御システムの
誤動作を未然に防止することもできる。
なお第２図において論理積ゲート８Ａは次のような理由
により設けられている。
により設けられている。
出力バツファゲ−ト４Ａによる遅延および出力端子５Ａ
に接続される外部負荷のために、出力命令実行時に、出
力端子５Ａ上の信号は出力データレジスタ３Ａの出力波
形よりも遅れる。
に接続される外部負荷のために、出力命令実行時に、出
力端子５Ａ上の信号は出力データレジスタ３Ａの出力波
形よりも遅れる。
この正常時に前記誤動作検出信号９の発生を禁止するた
めである。
めである。
このように第２図出力回路によると、出力バッファゲー
トの故障による制御システムの誤動作を未然に防ぐこと
が可能となる。
トの故障による制御システムの誤動作を未然に防ぐこと
が可能となる。
以下、本発明の実施例を第３図、第４図に基づいて説明
する。
する。
第３図は出力命令実行後の出力レジスタ内容の変化を検
出することができる出力回路の構成を示し、ＩＯＡは出
力データレジスタ３Ａと同一のデータをラッチするレジ
スタである。
出することができる出力回路の構成を示し、ＩＯＡは出
力データレジスタ３Ａと同一のデータをラッチするレジ
スタである。
ＥｘＯＲ６八′の入力には出力端子５Ａとレジスタ１０
Ａ出力の値とが入力されている。
Ａ出力の値とが入力されている。
なお出力データレジスタ３Ａの値は、出力端子５Ａに印
加される外乱ノイズおよび出力バッファゲート４Ａの出
力側の影響により変化することがある。
加される外乱ノイズおよび出力バッファゲート４Ａの出
力側の影響により変化することがある。
レジスタＩＯＡと出力データレジスタ３Ａの内容は同一
であるが、出力バッファゲート４Ａを介して出力端子５
Ａに接続されている出力データレジスタ３Ａの方がレジ
スタ１０Ａより誤動作の可能性が大きく、ＥｘＯＲ６Ａ
によって比較することによって出力データレジスタ３Ａ
の誤動作をほとんどの場合検出可能である。
であるが、出力バッファゲート４Ａを介して出力端子５
Ａに接続されている出力データレジスタ３Ａの方がレジ
スタ１０Ａより誤動作の可能性が大きく、ＥｘＯＲ６Ａ
によって比較することによって出力データレジスタ３Ａ
の誤動作をほとんどの場合検出可能である。
論理積ゲート８Ａの作用は第２図の論理積ゲート８Ａと
同様であって、出力命令時の比較を禁止する。
同様であって、出力命令時の比較を禁止する。
またこの第３図の出力回路において出力バッファゲート
４Ａの故障は、レジスタＩＯＡと出力バッファゲート４
Ａとの同時の故障時以外は検出可能である。
４Ａの故障は、レジスタＩＯＡと出力バッファゲート４
Ａとの同時の故障時以外は検出可能である。
論理積ゲート８Ａの出力処理は第２図と同様である。
このように第３図出力回路によると、ハードウェアのそ
れほどの増加〔即ちチップサイズの増加〕を伴わずに、
高信頼性マイクロコンピュータが可能である。
れほどの増加〔即ちチップサイズの増加〕を伴わずに、
高信頼性マイクロコンピュータが可能である。
第４図は出力バッファゲートの故障および出力命令実行
後の出力データレジスタ内容の変化のいずれをも検出可
能な出力回路を示し、第３図におけるＥＸＯＲゲート６
Ａ’に代って、３人力の比較回路６Ａ“が導入されてい
る点が第３図と異なる。
後の出力データレジスタ内容の変化のいずれをも検出可
能な出力回路を示し、第３図におけるＥＸＯＲゲート６
Ａ’に代って、３人力の比較回路６Ａ“が導入されてい
る点が第３図と異なる。
すなわち出力データレジスタ３Ａの値と、レジスタ１０
Ａの値と、出力端子５Ａの値とを、比較回路６Ａ“によ
って一致検出を行い、出力データレジスタ３Ａ、出力バ
ッファゲート４Ａの誤動作、故障をほぼ完全に検出する
ことが可能である。
Ａの値と、出力端子５Ａの値とを、比較回路６Ａ“によ
って一致検出を行い、出力データレジスタ３Ａ、出力バ
ッファゲート４Ａの誤動作、故障をほぼ完全に検出する
ことが可能である。
第３図の出力回路では、レジスタ１０Ａと出力バッファ
ゲート４Ａとの同時の故障は検出できなかったが、この
第４図出力回路では、これも可能となる。
ゲート４Ａとの同時の故障は検出できなかったが、この
第４図出力回路では、これも可能となる。
以上説明のように本発明の出力回路によれば、出力バッ
ファの故障のみならず出力命令実行後の出力レジスタの
内容変化を検出することができ、マイクロコンピュータ
の制御する制御システムの誤動作を未然に防ぐことがで
き、高信頼度を有する制御システムを実現することがで
きるものである。
ファの故障のみならず出力命令実行後の出力レジスタの
内容変化を検出することができ、マイクロコンピュータ
の制御する制御システムの誤動作を未然に防ぐことがで
き、高信頼度を有する制御システムを実現することがで
きるものである。
第１図は従来のマイクロコンピュータ出力回路構成図、
第２図は従来の出力バッファゲートの故障検出可能な出
力回路構成図、第３図、第４図は本発明の実施例を示し
、第３図は出力命令実行後の出力データレジスタの内容
変化検出可能な出力回路構成図、第４図は出力バッファ
ゲートおよび出力データレジスタの異常検出可能な出力
回路構成図である。 ３Ａ〜３Ｄ・・・・・・出力データレジスタ、４Ａ〜４
Ｄ・・・・・・出力バッファゲート、５Ａ〜５Ｄ・・・
・・・外部出力端子、６Ａ、６Ａ’・・・・・・排他的
論理和ゲート〔比較回路〕、６Ａ”・・・・・・比較回
路、９・・・・・・誤動作検出信号、１０Ａ・・・・・
・レジスタ。
第２図は従来の出力バッファゲートの故障検出可能な出
力回路構成図、第３図、第４図は本発明の実施例を示し
、第３図は出力命令実行後の出力データレジスタの内容
変化検出可能な出力回路構成図、第４図は出力バッファ
ゲートおよび出力データレジスタの異常検出可能な出力
回路構成図である。 ３Ａ〜３Ｄ・・・・・・出力データレジスタ、４Ａ〜４
Ｄ・・・・・・出力バッファゲート、５Ａ〜５Ｄ・・・
・・・外部出力端子、６Ａ、６Ａ’・・・・・・排他的
論理和ゲート〔比較回路〕、６Ａ”・・・・・・比較回
路、９・・・・・・誤動作検出信号、１０Ａ・・・・・
・レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路上に構成されたマイクロコンピュー
タにおいて、マイクロコンピュータの出力命令実行時に
出力データを所定期間ラッチする出力データレジスタと
、出力データの外部出力端子と前記出力データレジスタ
との間に介装された出力バッファゲートと、前記出力デ
ータレジスタと同一データ信号を入力とし前記出力命令
実行時に入力信号をラッチするレジスタと、前記外部出
力端子値とレジスタ出力値を比較する比較回路とを設け
、比較回路の不一致信号によって異常事態を検出するよ
う構成したことを特徴とするマイクロコンピュータ出力
回路。 ２ 半導体集積回路上に構成されたマイクロコンピュー
タにおいて、マイクロコンピュータの出力命令実行時に
出力データを所定期間ラッチする出力データレジスタと
、出力データの外部出力端子と前記出力データレジスタ
との間に介装された出力バッファゲートと、前記出力デ
ータレジスタと同一データ信号を入力とし前記出力命令
実行時に入力信号をラッチするレジスタと、前記外部出
力端子値とレジスタ出力値および出力データレジスタ出
力値とを比較する比較回路とを設け、比較回路の不一致
信号によって異常事態を検出するよう構成したことを特
徴とするマイクロコンピュータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54064423A JPS589965B2 (ja) | 1979-05-24 | 1979-05-24 | マイクロコンピュ−タ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54064423A JPS589965B2 (ja) | 1979-05-24 | 1979-05-24 | マイクロコンピュ−タ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157022A JPS55157022A (en) | 1980-12-06 |
| JPS589965B2 true JPS589965B2 (ja) | 1983-02-23 |
Family
ID=13257844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54064423A Expired JPS589965B2 (ja) | 1979-05-24 | 1979-05-24 | マイクロコンピュ−タ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589965B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980849U (ja) * | 1982-11-16 | 1984-05-31 | 株式会社明電舎 | Ｄｍａ装置 |
| US4558447A (en) * | 1983-02-28 | 1985-12-10 | International Business Machines Corporation | Self-testing facilities of off-chip drivers for processor and the like |
| JPH02150944A (ja) * | 1988-11-30 | 1990-06-11 | Mita Ind Co Ltd | 入出力制御装置 |
| JPH02150943A (ja) * | 1988-11-30 | 1990-06-11 | Mita Ind Co Ltd | 入出力制御装置 |
| JPH02104446U (ja) * | 1989-01-31 | 1990-08-20 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107647A (ja) * | 1973-02-16 | 1974-10-12 | ||
| JPS5413236A (en) * | 1977-07-01 | 1979-01-31 | Hitachi Ltd | Bus control system |
-
1979
- 1979-05-24 JP JP54064423A patent/JPS589965B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107647A (ja) * | 1973-02-16 | 1974-10-12 | ||
| JPS5413236A (en) * | 1977-07-01 | 1979-01-31 | Hitachi Ltd | Bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157022A (en) | 1980-12-06 |
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