JPS5827246A - 論理装置 - Google Patents
論理装置Info
- Publication number
- JPS5827246A JPS5827246A JP56126174A JP12617481A JPS5827246A JP S5827246 A JPS5827246 A JP S5827246A JP 56126174 A JP56126174 A JP 56126174A JP 12617481 A JP12617481 A JP 12617481A JP S5827246 A JPS5827246 A JP S5827246A
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- JP
- Japan
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- register
- output
- signal
- logic
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理装置に関し、特にレジスタ間のデータ等の
転送において制御誤りを検出可能にする同期式論理装置
に関するものである。
転送において制御誤りを検出可能にする同期式論理装置
に関するものである。
従来、情報処理装置におけるデータ転送に論理装置が用
いられており、その論理装置の一つに同期式論理回路を
用いたものがある。この形式の論理装置はレジスタの次
に論理回路を接続し、論理回路の次忙レジスタを接続し
、このレジスタの次にまた論理回路を接続するというこ
と金続けて、レジスタと論理回路との組合せでデータを
転送するものである。
いられており、その論理装置の一つに同期式論理回路を
用いたものがある。この形式の論理装置はレジスタの次
に論理回路を接続し、論理回路の次忙レジスタを接続し
、このレジスタの次にまた論理回路を接続するというこ
と金続けて、レジスタと論理回路との組合せでデータを
転送するものである。
第１図は従来の論理装置の一例のブロック図である。簡
単のため、第１図ではレジスタ２段の場合を示し、これ
について説明する。
単のため、第１図ではレジスタ２段の場合を示し、これ
について説明する。
この論理装置は、論理′Ｉ′または１０１ｔ−人力して
保持する前段のレジスタ１と、この前段のレジスタ１の
出力を受けて演算する論理回路２と、１論理回路２の出
力結果を保持する後段のレジスタ２と、前段のレジスタ
１及び後段のレジスタ２の組全制御する制御回路とで構
成されている。
保持する前段のレジスタ１と、この前段のレジスタ１の
出力を受けて演算する論理回路２と、１論理回路２の出
力結果を保持する後段のレジスタ２と、前段のレジスタ
１及び後段のレジスタ２の組全制御する制御回路とで構
成されている。
第２図は第１図に示す論理装置の各部における信号の波
形図である。第２図を用いて第１図に示す論理装置の動
作について説明する。
形図である。第２図を用いて第１図に示す論理装置の動
作について説明する。
第２図はクロック信号１４の立ち下りに動作する事を示
し、前段のレジスタ１および後段のレジスタ２は制御信
号１６および１７がハイレベルの値（論理１１１）にあ
る時のみデータを取り込みロウレベル値（論理１０′）
では情報を保持し続けることを示す。入力信号１１によ
る入力情報は後段のレジスタ１に格納される。前段のレ
ジスタ１の出力１２は論理回路３に入力され、その処理
結果１２’ｔｉ後段のレジスタ２に格納され、出力デー
タ１３として次段に転送される。このとき前段のレジス
タ１．後段のレジスタ２゛には毎クロックごとに格納せ
ず第２図に示すトリガ信号１５により制御回路４におい
てレジスタ全イネーブルに制御する信号（ホールド解除
信号）１６．１７を発生させ、必要とするときのみデー
タ１１．１２”を取り込み、それ以外の時にはそのデー
タを前段のレジスタ１および後段のレジスタ２に保持し
続ける様に制御する方法がしばしは使用される。これは
万一故障した場合、レジスタ内に情報が残っているため
解析が容易である事の理由で、あるいはＭＯＳ−ＩＣを
用いた記憶素子などに書込むデータの様にクロック周期
より長時間データを必要とする場合などに用いられるが
、もしも制御信号１６あるいは制御信号１７が故障によ
り出力されなかったならば前段のレジスタ１あるいは後
段のレジスタ２には前回保持された情報が出力され次段
に送られる。
し、前段のレジスタ１および後段のレジスタ２は制御信
号１６および１７がハイレベルの値（論理１１１）にあ
る時のみデータを取り込みロウレベル値（論理１０′）
では情報を保持し続けることを示す。入力信号１１によ
る入力情報は後段のレジスタ１に格納される。前段のレ
ジスタ１の出力１２は論理回路３に入力され、その処理
結果１２’ｔｉ後段のレジスタ２に格納され、出力デー
タ１３として次段に転送される。このとき前段のレジス
タ１．後段のレジスタ２゛には毎クロックごとに格納せ
ず第２図に示すトリガ信号１５により制御回路４におい
てレジスタ全イネーブルに制御する信号（ホールド解除
信号）１６．１７を発生させ、必要とするときのみデー
タ１１．１２”を取り込み、それ以外の時にはそのデー
タを前段のレジスタ１および後段のレジスタ２に保持し
続ける様に制御する方法がしばしは使用される。これは
万一故障した場合、レジスタ内に情報が残っているため
解析が容易である事の理由で、あるいはＭＯＳ−ＩＣを
用いた記憶素子などに書込むデータの様にクロック周期
より長時間データを必要とする場合などに用いられるが
、もしも制御信号１６あるいは制御信号１７が故障によ
り出力されなかったならば前段のレジスタ１あるいは後
段のレジスタ２には前回保持された情報が出力され次段
に送られる。
この場合、パリティ等の符号によるエラー検出ではエラ
ーを検出する事ができず、故障が起った事がわからない
まま誤って処理されてしまう欠点がある。
ーを検出する事ができず、故障が起った事がわからない
まま誤って処理されてしまう欠点がある。
本発明の目的はレジスタ圧制御信号の情報を付加して次
段以降に送り、その情報により制御信号の入力状態を検
出し誤動作を防ぐ論理装置ｔ−提供することにある。
段以降に送り、その情報により制御信号の入力状態を検
出し誤動作を防ぐ論理装置ｔ−提供することにある。
本発明の論理装置は、論理１１′または１０′の情報を
保持する前段のレジスタと、前記前段のレジスタの出力
を演算する論理回路と、前記論理回路の出力信号を入力
信号としてその信号情報を保持する後段のレジスタと、
前記前段及び後段のレジスタの情報保持を制御する制御
回路を有する論理回路において、前記前段のレジスタの
制御信号により出力情報が反転するＪ−にフリップフロ
ップと、前記フリップフロップの出力を入力とし、前記
後段のレジスタを制御する制御信号と同一の制御信号に
より前記Ｊ−にフリップフロップの出力を入力して保持
する付加のレジスタと、前記付加のレジスタの入力と出
力とを比較する比較回路を設けることにより構成される
。
保持する前段のレジスタと、前記前段のレジスタの出力
を演算する論理回路と、前記論理回路の出力信号を入力
信号としてその信号情報を保持する後段のレジスタと、
前記前段及び後段のレジスタの情報保持を制御する制御
回路を有する論理回路において、前記前段のレジスタの
制御信号により出力情報が反転するＪ−にフリップフロ
ップと、前記フリップフロップの出力を入力とし、前記
後段のレジスタを制御する制御信号と同一の制御信号に
より前記Ｊ−にフリップフロップの出力を入力して保持
する付加のレジスタと、前記付加のレジスタの入力と出
力とを比較する比較回路を設けることにより構成される
。
本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例のブロック図である。
この実施例の論理装置は論理１１′または論理１０′の
入力信号１１を保持する前段のレジスタと、この前段の
レジスタ１の出力を演算する論理回路３と、論理回路３
の演算結果を保持する後段のレジスタ２と、前段のレジ
スタ１と後段のレジスタ２の保持を制御する制御回路４
と、前段のレジスタ５− １の保持全制御する信号１６を入力とするＪ−にフリッ
プフロップ５と、後段のレジスタ２の保持を制御する信
号１７と同じ信号１７により制御されＪ−にフリップフ
ロップ５の出力信号１Ｂを保持する付加のレジスタ６と
、Ｊ−にフリップフロップの出力信号１８と付加のレジ
スタ６の出力信号１９とを比較する比較回路７で構成さ
れる。
入力信号１１を保持する前段のレジスタと、この前段の
レジスタ１の出力を演算する論理回路３と、論理回路３
の演算結果を保持する後段のレジスタ２と、前段のレジ
スタ１と後段のレジスタ２の保持を制御する制御回路４
と、前段のレジスタ５− １の保持全制御する信号１６を入力とするＪ−にフリッ
プフロップ５と、後段のレジスタ２の保持を制御する信
号１７と同じ信号１７により制御されＪ−にフリップフ
ロップ５の出力信号１Ｂを保持する付加のレジスタ６と
、Ｊ−にフリップフロップの出力信号１８と付加のレジ
スタ６の出力信号１９とを比較する比較回路７で構成さ
れる。
第１図と第３図とを比較すれば明らかなように、本発明
の論理装置は従来の論理装置にＪ−にフリップフロップ
５とレジスタ６と比較回路７とを付加し各レジスタの制
御信号１６および１７が正しく出力されている事をチェ
ックする機能をもたせたことに従来と差異がある。
の論理装置は従来の論理装置にＪ−にフリップフロップ
５とレジスタ６と比較回路７とを付加し各レジスタの制
御信号１６および１７が正しく出力されている事をチェ
ックする機能をもたせたことに従来と差異がある。
第４図は第３図に示す一実施例の各部における波形図で
ある。、８４図を用いて第３図に示す一実施例の動作に
ついて説明する。
ある。、８４図を用いて第３図に示す一実施例の動作に
ついて説明する。
入力データ１１はトリガ信号１５によ多制御回路４で発
生した制御信号１６によシ前段のレジスタ１に保持され
る。その保持された前段のレジスタ１の出力１２は論理
回路３で処理され、信号１２′６ − として後段のレジスタ２に情報１２′がセットされ出力
信号１３として次段に送る。ここでＪ−にフリップフロ
ップ５のＪ端子とに端子とには前段のレジスタ１の七ノ
トヲ制御する制御信号１６が入力される。したがって前
段のレジスタ１のセットが行われるときには、Ｊ端子と
に端子とが共に論理″１′となり出力信号１８は反転す
るが、それ以外のときＫは出力１８の値が変化しない。
生した制御信号１６によシ前段のレジスタ１に保持され
る。その保持された前段のレジスタ１の出力１２は論理
回路３で処理され、信号１２′６ − として後段のレジスタ２に情報１２′がセットされ出力
信号１３として次段に送る。ここでＪ−にフリップフロ
ップ５のＪ端子とに端子とには前段のレジスタ１の七ノ
トヲ制御する制御信号１６が入力される。したがって前
段のレジスタ１のセットが行われるときには、Ｊ端子と
に端子とが共に論理″１′となり出力信号１８は反転す
るが、それ以外のときＫは出力１８の値が変化しない。
よって、出力信号１８は制御信号１６が出力されるたび
にす々わち前段のレジスタにセットが行なわれるたびに
値が反転する。この信号１８はレジスタ６に入力されて
後段のレジスタ２の制御信号１７によりセットされ、出
力信号１９として次段に転送する。信号１８と信号１９
とは比較回路７で排他的論理和がとられ、その結果が出
力信号２０として出力される。この様にすると、付加の
レジスタ６の出力信号１９は制御信号１７が入力される
たびに信号１８の値が反転しているのでやはり反転する
。したがって信号２０は制御信号１６が出力され、制御
信号１７されるまでの時間は論理１１１が出力され、制
御信号１７が出力され次の制御信号１６が出力されるま
では論理１０′となる。
にす々わち前段のレジスタにセットが行なわれるたびに
値が反転する。この信号１８はレジスタ６に入力されて
後段のレジスタ２の制御信号１７によりセットされ、出
力信号１９として次段に転送する。信号１８と信号１９
とは比較回路７で排他的論理和がとられ、その結果が出
力信号２０として出力される。この様にすると、付加の
レジスタ６の出力信号１９は制御信号１７が入力される
たびに信号１８の値が反転しているのでやはり反転する
。したがって信号２０は制御信号１６が出力され、制御
信号１７されるまでの時間は論理１１１が出力され、制
御信号１７が出力され次の制御信号１６が出力されるま
では論理１０′となる。
今、制御信号１６が、なんらかの故障で出力されなかっ
たならばＪ−にフリップフロップ５の出力１８は反転さ
れないため制御信号１７が入力される時の信号２０の値
は論理％ＱＩとなるため、制御信号１６が出力されなか
ったことがわかる。一方、制御信号１７が故障のために
出力されなかったならば、付加のレジスタ６は保持され
た情報をそのまま保持し続けるため、信号１９の値は変
化しない。一方、信号１８は制御信号１６が入力され、
値が反転しているために信号２０は論理１１ｇのままに
なる。この様にして制御信号１６および１７が正常に出
力されているか否かを検出することができる。
たならばＪ−にフリップフロップ５の出力１８は反転さ
れないため制御信号１７が入力される時の信号２０の値
は論理％ＱＩとなるため、制御信号１６が出力されなか
ったことがわかる。一方、制御信号１７が故障のために
出力されなかったならば、付加のレジスタ６は保持され
た情報をそのまま保持し続けるため、信号１９の値は変
化しない。一方、信号１８は制御信号１６が入力され、
値が反転しているために信号２０は論理１１ｇのままに
なる。この様にして制御信号１６および１７が正常に出
力されているか否かを検出することができる。
なお、信号１３が次段に送られる場合には信号１９も次
段に転送し次段レジスタの入出力信号を比較回路により
比較することにより次段レジスタの制御信号の出力状態
全チェックすることができる。この様にして、逐次、信
号１８を転送する付加レジスタと、その付加レジスタご
とに入出力信号を比較する比較回路を持つ事により、レ
ジスタの制御信号をチェックすることが可能となる。
段に転送し次段レジスタの入出力信号を比較回路により
比較することにより次段レジスタの制御信号の出力状態
全チェックすることができる。この様にして、逐次、信
号１８を転送する付加レジスタと、その付加レジスタご
とに入出力信号を比較する比較回路を持つ事により、レ
ジスタの制御信号をチェックすることが可能となる。
本発明には以上説明したように、前段のレジスタ制御信
号に制御されたＪ−にフリッププロップとその出力信号
を次段以降のレジスタに他の情報と同じように転送し、
その信号を各段の入出力信号に接続された比較回路を構
成することにより、情報の転送が正常に行なわれている
か否かをチェックできる効果がある。
号に制御されたＪ−にフリッププロップとその出力信号
を次段以降のレジスタに他の情報と同じように転送し、
その信号を各段の入出力信号に接続された比較回路を構
成することにより、情報の転送が正常に行なわれている
か否かをチェックできる効果がある。
第１図は従来の論理装置の一例のブロック図、第２図は
第１図に示す論理装置の各部における信号の波形図、第
３図は本発明の一実施例のブロック図、第４図は第３図
に示す一実施例の各部における信号の波形図である。 １・−・・・・前段のレジスタ、２・・・・・・後段の
レジスタ、３・・・・・・論理回路、４・・・・・・制
御回路、５・・・・・・Ｊ−にフリップフロップ、６・
・・・−・付加のレジスタ、７・・・９− ・・・比較回路、１１・・−・・・入力データ、１２．
１２’、１３・−・・・・出力データ、１４・・・・・
・クロック信号、１５・・・・・・トリガ信号、１６．
１７・・・・・・制御信号、１８．１９゜＝１０− ｐ 隼ｌ侶 際２口 寮３７ 半４−溺
第１図に示す論理装置の各部における信号の波形図、第
３図は本発明の一実施例のブロック図、第４図は第３図
に示す一実施例の各部における信号の波形図である。 １・−・・・・前段のレジスタ、２・・・・・・後段の
レジスタ、３・・・・・・論理回路、４・・・・・・制
御回路、５・・・・・・Ｊ−にフリップフロップ、６・
・・・−・付加のレジスタ、７・・・９− ・・・比較回路、１１・・−・・・入力データ、１２．
１２’、１３・−・・・・出力データ、１４・・・・・
・クロック信号、１５・・・・・・トリガ信号、１６．
１７・・・・・・制御信号、１８．１９゜＝１０− ｐ 隼ｌ侶 際２口 寮３７ 半４−溺
Claims (1)
- 論理１１′または１０′の情報を保持する前段の゛レジ
スタと、前記前段のレジスタの出力を演算する論理回路
と、前記論理回路の出力信号を入力信号として、該信号
情報全保持する後段のレジスタと、前段及び後段のレジ
スタの情報保持を制御する制御回路を有する論理回路に
おいて、前段のレジスタの制御信号により出力情報が反
転するＪ−にフリップフロップと、前記Ｊ−にフリップ
フロップの出力を入力とし、前記段設のレジスタ全制御
する制御信号と同一の制御信号によシ前記Ｊ−にフリッ
プフロップの出力を入力して保持する付加のレジスタと
、前記付加のレジスタの入力と出力とを比較する比較回
路を備えたことｔ−％徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126174A JPS5827246A (ja) | 1981-08-12 | 1981-08-12 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126174A JPS5827246A (ja) | 1981-08-12 | 1981-08-12 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827246A true JPS5827246A (ja) | 1983-02-17 |
Family
ID=14928506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126174A Pending JPS5827246A (ja) | 1981-08-12 | 1981-08-12 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122516A (en) * | 1989-05-26 | 1992-06-16 | Terumo Kabushiki Kaisha | Preparation for blood dialysis and method for production thereof |
| JPH0590904A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 制御信号発生回路 |
-
1981
- 1981-08-12 JP JP56126174A patent/JPS5827246A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122516A (en) * | 1989-05-26 | 1992-06-16 | Terumo Kabushiki Kaisha | Preparation for blood dialysis and method for production thereof |
| JPH0590904A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 制御信号発生回路 |
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