JP2847741B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2847741B2 JP2847741B2 JP1100403A JP10040389A JP2847741B2 JP 2847741 B2 JP2847741 B2 JP 2847741B2 JP 1100403 A JP1100403 A JP 1100403A JP 10040389 A JP10040389 A JP 10040389A JP 2847741 B2 JP2847741 B2 JP 2847741B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parity generation
- output
- microcomputer
- data
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ、特に、システムの暴
走を防ぐ機能を有するマイクロコンピュータに関する。
走を防ぐ機能を有するマイクロコンピュータに関する。
従来のマイクロコンピュータについて図面を参照して
詳細に説明する。
詳細に説明する。
第２図は従来のマイクロコンピュータの一例を示すブ
ロック図である。
ロック図である。
第２図に示すマイクロコンピュータは、プログラム
（以下，書き込み命令という）により出力回路26にデー
タを書き込むと、出力回路26は次の書き込み命令が実行
されるまで、同じデータを出力端子９〜16に出力しつづ
ける。
（以下，書き込み命令という）により出力回路26にデー
タを書き込むと、出力回路26は次の書き込み命令が実行
されるまで、同じデータを出力端子９〜16に出力しつづ
ける。
上述した従来のマイクロコンピュータは、出力端子が
外来のノイズ，ザージなどの影響を受けて、出力回路の
データが変化しても、その状態を検出することができな
いため、システムの正常な動作を妨げるという欠点があ
った。
外来のノイズ，ザージなどの影響を受けて、出力回路の
データが変化しても、その状態を検出することができな
いため、システムの正常な動作を妨げるという欠点があ
った。
本発明の目的は、出力回路のデータが書き込み命令と
は独立して変化した場合に、その状態を検出してシステ
ムの暴走を防ぐ機能を有するマイクロコンピュータを提
供することにある。
は独立して変化した場合に、その状態を検出してシステ
ムの暴走を防ぐ機能を有するマイクロコンピュータを提
供することにある。
本発明のマイクロコンピュータは、プログラムの実行
によりデータを書き込み、そのｎビットデータ（ｎは正
の整数）をパラレルに外部に出力する出力回路を有し、
第１と第２のパリテイ生成回路のいずれか一方が生成し
たパリテイビットを保持するマイクロコンピュータにお
いて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リテイを生成する第１と第２のパリテイ生成回路、 （Ｂ）前記第１と第２のパリテイ生成回路の出力を比較
し、比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含んで構成される。
によりデータを書き込み、そのｎビットデータ（ｎは正
の整数）をパラレルに外部に出力する出力回路を有し、
第１と第２のパリテイ生成回路のいずれか一方が生成し
たパリテイビットを保持するマイクロコンピュータにお
いて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リテイを生成する第１と第２のパリテイ生成回路、 （Ｂ）前記第１と第２のパリテイ生成回路の出力を比較
し、比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すマイクロコンピュータは、書き込み命令
を実行すると、書き込み信号25が有効となり、内部デー
タバス17〜24より出力ラッチ１〜８に８ビットデータが
書き込まれる。
を実行すると、書き込み信号25が有効となり、内部デー
タバス17〜24より出力ラッチ１〜８に８ビットデータが
書き込まれる。
同時に、８ビットデータのパリテイがパリテイ生成回
路27で生成される。この時、パリテイ生成回路28は書き
込み信号25がインバータ回路31で反転されて非選択とな
る。
路27で生成される。この時、パリテイ生成回路28は書き
込み信号25がインバータ回路31で反転されて非選択とな
る。
一方、書き込み命令が実行されない時は、パリテイ生
成回路28が選択されて、出力ラッチ１〜８の８ビットデ
ータのパリテイを生成する。
成回路28が選択されて、出力ラッチ１〜８の８ビットデ
ータのパリテイを生成する。
パリテイ生成回路27とパリテイ生成回路28のデータ
は、比較回路29に入力される。
は、比較回路29に入力される。
比較された結果、パリテイ生成回路27とパリテイ生成
回路28のデータが異っていると、割り込み制御回路30に
割り込み要求信号32を出力する。
回路28のデータが異っていると、割り込み制御回路30に
割り込み要求信号32を出力する。
本発明のマイクロコンピュータは、外来のノイズ，サ
ージなどの影響を受けて、出力回路のデータが変化した
場合、比較回路より割り込み要求信号が出力され、割り
込み制御回路により割り込みが発生するので、割り込み
処理のプログラムで暴走対策を行なうことにより、シス
テムの異常動作を防止できるという効果がある。
ージなどの影響を受けて、出力回路のデータが変化した
場合、比較回路より割り込み要求信号が出力され、割り
込み制御回路により割り込みが発生するので、割り込み
処理のプログラムで暴走対策を行なうことにより、シス
テムの異常動作を防止できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １〜８……出力ラッチ、９〜16……出力端子、17〜24…
…内部データバス、25……書き込み信号、26……出力回
路、27,28……パリテイ生成回路、29……比較回路、30
……割り込み制御回路、31……インバータ回路、32……
割り込み要求信号。
従来の一例を示すブロック図である。 １〜８……出力ラッチ、９〜16……出力端子、17〜24…
…内部データバス、25……書き込み信号、26……出力回
路、27,28……パリテイ生成回路、29……比較回路、30
……割り込み制御回路、31……インバータ回路、32……
割り込み要求信号。
Claims (1)
- 【請求項１】プログラムの実行によりデータを書き込
み、そのｎビットデータ（ｎは正の整数）をパラレルに
外部に出力する出力回路を有し、第１と第２のパリテイ
生成回路のいずれか一方が生成したパリテイビットを保
持するマイクロコンピュータにおいて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リテイを生成する第１と第２のパリテイ生成回路、 （Ｂ）前記第１と第２のパリテイ生成回路の出力を比較
し、比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含むことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100403A JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100403A JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278342A JPH02278342A (ja) | 1990-11-14 |
| JP2847741B2 true JP2847741B2 (ja) | 1999-01-20 |
Family
ID=14273016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100403A Expired - Lifetime JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847741B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209628A (ja) * | 1986-03-11 | 1987-09-14 | Nec Corp | プロセサバスにおけるバリテイチエツク回路 |
| JPS62293438A (ja) * | 1986-06-12 | 1987-12-21 | Fujitsu Ltd | コンピユ−タ応用装置 |
-
1989
- 1989-04-19 JP JP1100403A patent/JP2847741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278342A (ja) | 1990-11-14 |
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