JPH03129531A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH03129531A JPH03129531A JP1268408A JP26840889A JPH03129531A JP H03129531 A JPH03129531 A JP H03129531A JP 1268408 A JP1268408 A JP 1268408A JP 26840889 A JP26840889 A JP 26840889A JP H03129531 A JPH03129531 A JP H03129531A
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- Japan
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- cpu
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- central processing
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Links
- 230000005856 abnormality Effects 0.000 abstract description 4
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央演算装置を使用した制御装置に関するも
のである。
のである。
従来のこの種の装置として第３図に示すものがあった。
図は中央演算装置を用いた制御装置のブロック図であり
、図において、ｌは中央演算装置で以下の要素によって
構成される。ＣＰＵ部ＩＡ、パリティ生成／チエツク部
ＩＢ、ローカルバスＩＣ１メモリＩＤ、パリティメモリ
ＩＥおよびシステムバスインターフェース部ＩＦである
。また、２はシステムバス、３は入力装置、４は出力装
置である。
、図において、ｌは中央演算装置で以下の要素によって
構成される。ＣＰＵ部ＩＡ、パリティ生成／チエツク部
ＩＢ、ローカルバスＩＣ１メモリＩＤ、パリティメモリ
ＩＥおよびシステムバスインターフェース部ＩＦである
。また、２はシステムバス、３は入力装置、４は出力装
置である。
次に動作について説明する。まず、中央演算装置１はメ
モリＩＤの信頼性を高めるためにパリティビットを付加
することによって、回路内で信号の授受が確実に行われ
ていることをチエツクしながら動作を進めハードウェア
全体の信頼性を高めるようにしている。ＣＰＵ部ＩＡは
ローカルバス１Ｃを介して、メモリＩＤからプログラム
を読み出して、演算プログラムを動作させる。メモリ１
Ｄのプログラムデータ読み出し時、パリティメモリＩＥ
からも同時に、パリティビットを読み出すと共に、メモ
リＩＤのデータからパリティ生成／チエツク部ＩＢでパ
リティビットを生威し、パリティメモリＩＥから読み出
した前記バリティビットと比較をする。パリティチエツ
クが正常であるなら、ＣＰＵ部ＩＡは動作を継続する。
モリＩＤの信頼性を高めるためにパリティビットを付加
することによって、回路内で信号の授受が確実に行われ
ていることをチエツクしながら動作を進めハードウェア
全体の信頼性を高めるようにしている。ＣＰＵ部ＩＡは
ローカルバス１Ｃを介して、メモリＩＤからプログラム
を読み出して、演算プログラムを動作させる。メモリ１
Ｄのプログラムデータ読み出し時、パリティメモリＩＥ
からも同時に、パリティビットを読み出すと共に、メモ
リＩＤのデータからパリティ生成／チエツク部ＩＢでパ
リティビットを生威し、パリティメモリＩＥから読み出
した前記バリティビットと比較をする。パリティチエツ
クが正常であるなら、ＣＰＵ部ＩＡは動作を継続する。
異常であるとＣＰＵ部ＩＡは動作を停止する。
以上の動作により中央演算装置１は演算処理を実行する
。制御装置としての動作には入力装置３、出力装置４の
処理動作が更に加わる。中央演算装置１は入力装置３の
データをシステムバス２経出でシステムバスインターフ
ェース部ＩＦを介して読み込む。中央演算装置ｌは演算
処理を実行後システムバスインターフェース部ＩＦを介
してシステムバス２経出で出力装置４に演算結果のデー
タを書き込むことによって一連の制御動作を柊了し、本
処理を定周期で繰り返すことによって制御装置としての
機能を遂行する。
。制御装置としての動作には入力装置３、出力装置４の
処理動作が更に加わる。中央演算装置１は入力装置３の
データをシステムバス２経出でシステムバスインターフ
ェース部ＩＦを介して読み込む。中央演算装置ｌは演算
処理を実行後システムバスインターフェース部ＩＦを介
してシステムバス２経出で出力装置４に演算結果のデー
タを書き込むことによって一連の制御動作を柊了し、本
処理を定周期で繰り返すことによって制御装置としての
機能を遂行する。
従来の制御装置は以上のように構成されているので、中
央演算装置に使用されるメモリの信頼性を向上させるた
めに、パリティメモリおよびパリティ生成／チエツク部
が必要となり、中央演算装置のハードウェアの構成を複
雑にするばかりか中央演算装置のメモリのアクセス時間
が長くなり、処理速度が低下するという課題があった。
央演算装置に使用されるメモリの信頼性を向上させるた
めに、パリティメモリおよびパリティ生成／チエツク部
が必要となり、中央演算装置のハードウェアの構成を複
雑にするばかりか中央演算装置のメモリのアクセス時間
が長くなり、処理速度が低下するという課題があった。
この発明は上記のような課題を解決するためになされた
もので、中央演算装置の部分的な信頼性を向上させる代
わりに、該中央演算装置の入力装置と出力装置との間で
多数決論理判断手段を用いて信号処理系全体の信頼性を
向上させる安価な制御装置を得ることを目的とする。
もので、中央演算装置の部分的な信頼性を向上させる代
わりに、該中央演算装置の入力装置と出力装置との間で
多数決論理判断手段を用いて信号処理系全体の信頼性を
向上させる安価な制御装置を得ることを目的とする。
この発明に係る制御装置は、ＣＰＵ部を有する中央演算
装置に入力装置を接続し、その入力装置の異なった複数
のアドレスに同一の入力データをセットし、ＣＰＵ部に
よってその入力装置から複数のアドレスのデータを読み
出して、該複数のデータに同一の演算処理を施し、演算
処理の結果を出力装置に書き込む、そして前記演算処理
の結果について多数決判定を行う多数決論理判断手段を
設けたものである。
装置に入力装置を接続し、その入力装置の異なった複数
のアドレスに同一の入力データをセットし、ＣＰＵ部に
よってその入力装置から複数のアドレスのデータを読み
出して、該複数のデータに同一の演算処理を施し、演算
処理の結果を出力装置に書き込む、そして前記演算処理
の結果について多数決判定を行う多数決論理判断手段を
設けたものである。
この発明における多数決論理判断手段は、ＣＰＵ部によ
る同一の入力データを用いた複数の演算処理の結果に対
して、多数決判定を行うことによって、制御装置が異常
か否かの判断を行う。
る同一の入力データを用いた複数の演算処理の結果に対
して、多数決判定を行うことによって、制御装置が異常
か否かの判断を行う。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、４Ａは出力装置４の一部を構成する多数
決論理判断手段としての２ ／ ３ （２ｏｕｔ ｏｆ
３）ロジック回路である。
、第３図と同一の部分は同一の符号をもって図示した第
１図において、４Ａは出力装置４の一部を構成する多数
決論理判断手段としての２ ／ ３ （２ｏｕｔ ｏｆ
３）ロジック回路である。
次に第２図のフローチャートを参照して動作について説
明する。まず、中央演算装置１のＣＰＵ部ＩＡは、例え
ば演算処理（従来例におけるパリティ生成／チエツク部
ＩＢおよびパリティメモリＩＥがない場合の処理動作と
同じ）時に、入力装置３の３つの異なったアドレスに設
定された同一データのうち一つのアドレスのデータをシ
ステムバス２を介してリードする（ステップ５ＴＩ）。
明する。まず、中央演算装置１のＣＰＵ部ＩＡは、例え
ば演算処理（従来例におけるパリティ生成／チエツク部
ＩＢおよびパリティメモリＩＥがない場合の処理動作と
同じ）時に、入力装置３の３つの異なったアドレスに設
定された同一データのうち一つのアドレスのデータをシ
ステムバス２を介してリードする（ステップ５ＴＩ）。
次に、ＣＰＵ部ＩＡは入力装置３から３回目の読み出し
を行ったか否かをチエツクする（ステップ５Ｔ２）、そ
の場合ＮＯであれば演算処理後の処理結果を出力装置４
に書き込む（ステップ５Ｔ３）。
を行ったか否かをチエツクする（ステップ５Ｔ２）、そ
の場合ＮＯであれば演算処理後の処理結果を出力装置４
に書き込む（ステップ５Ｔ３）。
上記の書き込み処理を３回繰り返し、出力装置４の３つ
の異なったアドレスに同一のデータを書き込む（ステッ
プ５Ｔ４）。そして、それらの書かれたデータが３回目
の処理終了後に出力装置４の２／３０シック回路４Ａに
入力され、ここで入力データが正しく読み込まれたか否
かを多数決論理をもって判定する（ステップ５Ｔ５）、
その判定結果として、３つのデータが２つ以上異なれば
異常として中央演算装置ｌの動作を停止する。また、２
つ以上一致すれば、仮に入力信号の格納に３分の１の異
常が認められたとしても３分の２の確率をもって正常な
動作が行われているとして以後の動作を続行する。
の異なったアドレスに同一のデータを書き込む（ステッ
プ５Ｔ４）。そして、それらの書かれたデータが３回目
の処理終了後に出力装置４の２／３０シック回路４Ａに
入力され、ここで入力データが正しく読み込まれたか否
かを多数決論理をもって判定する（ステップ５Ｔ５）、
その判定結果として、３つのデータが２つ以上異なれば
異常として中央演算装置ｌの動作を停止する。また、２
つ以上一致すれば、仮に入力信号の格納に３分の１の異
常が認められたとしても３分の２の確率をもって正常な
動作が行われているとして以後の動作を続行する。
以上のように、この発明によれば、中央演算装置のメモ
リに部分的な信頼性向上のチエツク機能を設けず、多数
決論理を用いて信号の入・出力装置の間で信頼性のチエ
ツクを行うようにしたので、制御装置システム全体に冗
長性をもたせることによって回路構成が簡単になり、安
価で信頼性の高い制御装置を得ることができる効果があ
る。
リに部分的な信頼性向上のチエツク機能を設けず、多数
決論理を用いて信号の入・出力装置の間で信頼性のチエ
ツクを行うようにしたので、制御装置システム全体に冗
長性をもたせることによって回路構成が簡単になり、安
価で信頼性の高い制御装置を得ることができる効果があ
る。
第１図はこの発明の一実施例による中央演算装置を用い
た制御装置のブロック構成図、第２図は第１図に示した
制御装置の動作を示すフローチャート、第３図は従来の
中央演算装置を用いた制御装置のブロック構成図である
。 図において、工は中央演算装置、ＩＡはＣＰＵ部、ｌＤ
はメモリ、ＩＦはシステムバスインターフェース部、３
は入力装置、４は出力装置、４Ａは２／３０シック回路
（多数決論理判断手段）である。 なお、図中、同一符号は同一、又は相当部分を示す。
た制御装置のブロック構成図、第２図は第１図に示した
制御装置の動作を示すフローチャート、第３図は従来の
中央演算装置を用いた制御装置のブロック構成図である
。 図において、工は中央演算装置、ＩＡはＣＰＵ部、ｌＤ
はメモリ、ＩＦはシステムバスインターフェース部、３
は入力装置、４は出力装置、４Ａは２／３０シック回路
（多数決論理判断手段）である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＣＰＵ部を有し、メモリからプログラムを読み出して演
算処理を実行する中央演算装置と、前記中央演算装置に
対して異なった複数のアドレスから同一の入力データを
供給する入力装置と、複数の前記同一の入力データをそ
れぞれ用いて施された前記演算処理の結果が書き込まれ
る出力装置と、前記同一の入力データに対応した前記演
算処理の結果の多数決判定を行う多数決論理判断手段と
を備えた制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268408A JPH03129531A (ja) | 1989-10-16 | 1989-10-16 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268408A JPH03129531A (ja) | 1989-10-16 | 1989-10-16 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129531A true JPH03129531A (ja) | 1991-06-03 |
Family
ID=17458065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268408A Pending JPH03129531A (ja) | 1989-10-16 | 1989-10-16 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426872B1 (ko) * | 2001-10-15 | 2004-04-14 | 기아자동차주식회사 | 대형버스의 화물상 보조장치 |
| JP2007516636A (ja) * | 2003-07-17 | 2007-06-21 | コミツサリア タ レネルジー アトミーク | 低消費電力型電圧増幅器 |
-
1989
- 1989-10-16 JP JP1268408A patent/JPH03129531A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426872B1 (ko) * | 2001-10-15 | 2004-04-14 | 기아자동차주식회사 | 대형버스의 화물상 보조장치 |
| JP2007516636A (ja) * | 2003-07-17 | 2007-06-21 | コミツサリア タ レネルジー アトミーク | 低消費電力型電圧増幅器 |
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