JPH02162458A - 並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 斑丘欠１ 本発明は並列処理装置に関し、特に同一機能を有する複
数のユニットからなる並列処理装置に関する。

従Ｊｌ街 従来、この種の並列処理装置においては、第３図に示す
ように、外部から送られてくるデータを処理するユニッ
ト６〜９を決定した後に、信号線１０６〜１０９を介し
てデータ転送を行うユニ・ット制御回路１と、同一機能
を有する複数のユニット６〜９とから構成されていた。

ユニット６はデータおよび処理結果を記憶する記憶回路
６１と、該記憶回路６１の書込みを制御する書込み制御
回路６２と、データ処理を行うデータ処理回路６３と、
ユニット制御回路および他のユニット７〜９とのデータ
転送を制御する転送制御回路６４とにより構成されてい
る。ここで、他のユニット７〜９もユニット６の構成と
同様の構成とする。

また、各ユニット６〜９は信号線１６１〜１６３゜１７
１　、１７２　、１８１を介して相互間でデータ転送を
行うことができる。

ユニット制御口８＠１に外部からデータが送られてくる
と、ユニット制御回路１は空き状態となっているユニッ
ト６〜９を調べ、外部からのデータの処理を行わせるユ
ニットを決定する。

たとえば、ユニット６が空き状態であり、次にユニット
９が空き状態になるとすると、ユニット制御回路１はま
ずユニット６にデータ転送指示を出力し、信号ｉｔ！１
０６を介して該データをユニット６に出力する。

ユニット６では転送制御回路６４の制御により信号線１
０６上のデータを記憶回路６１に書込む。

ユニット制御回路１からユニット６へ全データが転送さ
れて記憶回路６１に書込まれると、記憶回路６１に格納
されたデータは信号線１６４を介してデータ処理回路６
３に送出される。

該データに対してデータ処理回路６３において必要なデ
ータ処理が行われると、該データ処理の処理結果が信号
線１６５を介して記憶回路６１に書込まれる。

全データに対する処理結果が記憶回路６１に書込まれる
と、転送制御回路６４は信号線１６３を介して記憶回１
１８６Ｌに格納された処理結果を次のユニット９に転送
する。

ユニット９ではユニット６から送られてきたデータに対
する処理が行われ、該データに対する処理結果がユニッ
ト制御回路１に転送される。

上述のような処理動作がユニット６〜９において並列的
に行われ、装置性能の向上が計られている。

このような従来の並列処理装置では、ユニット６〜９に
おいて並列的に処理動作が行われているが、各データ処
理においてどのユニット６〜９において実行されたかと
いう履歴を残していないため、データネ良時に該データ
がどのユニットにおいて実行されたのかが判別できず、
該データネ良の解析が困難になるという欠点がある。

ｉ肌立旦追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、データネ良時に該データがどのユニット
において実行されたのかを判別することができ、該デー
タネ良の解析を容易に行うことができる並列処理装置の
提供を目的とする。

１皿五璽丞 本発明による並列処理装置は、複数のユニットにより並
列処理を行う並列処理装置であって、自ユニットを特定
する識別情報を生成する生成手段と、前記自ユニットに
おいて処理されたデータに前記生成手段によって生成さ
れた前記識別情報を付加する付加手段とを前記複数のユ
ニット各々に設けたことを特徴とする。

Ｘ崖」 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による並列処理装置
は、外部から送られてくるデータを処理するユニット２
〜５を決定した後に、信号線１０１〜１０４を介してデ
ータ転送を行うユニット制御回路１と、同一機能を有す
る複数のユニット２〜５とから構成されている。

ユニット２はデータおよび処理結果を記憶する記憶回路
２１と、該記憶回′＃１２１の書込みを制御する書込み
１ｉｉＩｉｎ回１ｉ１３２２と、データ処理を行うデー
タ処理回路２３と、ユニット制御回路および他のユニッ
ト３〜５とのデータ転送を制御する転送制御回路２４と
、該ユニット２を特定するユニット番号を発生するユニ
ット番号発生回路２５とにより構成されている。ここで
、他のユニット３〜５もユニット２の構成と同様の構成
とする。

また、各ユニット２〜５は信号線１２１〜１２３゜１３
１　、１３２　、１４１を介して相互間でデータ転送を
行うことができる。

ユニット制御回路１に外部からデータが送られてくると
、ユニット制御回路１は空き状態となっているユニット
２〜５を調べ、外部からのデータの処理を行わせるユニ
ットを決定する。

たとノば、ユニット２が空き状態であり、次にユニット
５が空き状態になるとすると、ユニット制御回路１はま
ずユニット２にデータ転送指示を出力し、信号線１０１
を介して該データをユニット２に出力する。

ユニット２では転送制御回路２４の制御により信号線１
０１上のデータを記憶回路２１に書込む。

ユニット制御回＃１１からユニット２へ全データが転送
されて記憶回路２１に書込まれると、記憶回路２１に格
納されたデータは信号線１２４を介してデータ処理回路
２３に送出される。

該データに対してデータ処理回路２３において必要なデ
ータ処理が行われると、該データ処理の処理結果が信号
ａ１２５を介１７て記憶回路２１に書込まれる。

全データに対する処理結果が記憶回路２１に書込まれる
と、書込み制御回路２２の制御によりユニット番号発生
回路２５で発生されたユニット番号が信号線１２６を介
して記憶回路２１に書込まれる。このとき、ユニット番
号はデータ処理回路２３の処理結果とともに一連のデー
タ群となるように記憶回路２１に格納される。

全データに対する処理結果およびユニット番号が記憶回
路２１に格納されると、転送制御回路２４は信号＆１１
２３を介して記憶回路２１に格納された処理結果および
ユニット番号を次のユニット５に転送する。

ユニット５ではユニット２から送られてきたデータに対
する処理が行われ、該データに対する処理結果およびユ
ニット５のユニット番号がユニット制御回路１に転送さ
れる。

第２図は第１図のユニット２の記憶回路２１および書込
み制御回路２２の詳細な構成を示すブロック図である０
図において、書込み制御回路２２のマイクロ命令保持レ
ジスタ２２−１に、ユニット番号発生回路２５からのユ
ニット番号を記憶回路２１の書込みデータ保持レジスタ
２１−２にセットするためのマイクロ命令がセットされ
ると、該マイクロ命令がマイクロ命令デコード回路２２
−２でデコードされ、信号線１２８を介して記憶回路２
１の選択回路２１−１および書込みデータ保持レジスタ
２１−２に論理“１”が出力される。

選択回路２１−１では信号線１２８を介して論理“１”
が入力されると、ユニット番号発生回路２５から信号線
１２６を介して入力されるユニット番号が選択され、信
号線１３０を介して書込みデータ保持レジスタ２１−２
に出力される。

書込みデータ保持レジスタ２１−２では信号線１２８を
介して論理“１”が入力されると、信号線１３０を介し
て入力されるユニット番号がセットされる。

次に、マイクロ命令保持レジスタ２２−１に記憶回路２
１の記憶部２１−３への書込み命令がセットされると、
該書込み命令がマイクロ命令デコード回路２２−２でデ
コードされ、信号線１２９を介して記憶部２１−３に論
理“１″が出力される。

記憶部２１−３に信号線１２９を介して論理“１”が入
力されると、記憶部２１−３は格納可能状態となる。よ
って、書込みデータ保持レジスタ２１−２から信号線１
３１を介して送られてくるユニット番号が、マイクロ命
令保持レジスタ２２−１から信号線１２７を介して供給
される書込みアドレスによって指示される番地に書込ま
れる。

上述のようにして記憶回路２１の記憶部２１−３にユニ
ット番号が格納されると、該ユニット番号が格納される
前に記憶部２１−３に格納されたデータ処理回路２３か
らの処理結果と該ユニット番号とが次のユニット５に転
送され、ユニット５で必要な処理が行われた後に、該処
理結果にユニット５のユニット番号が付加されてユニッ
ト制御回路１に転送される。

このように、ユニット２〜５各々を特定するユニット番
号を、各ユニット２〜５におけるデータ処理結果に付加
するようにすることによって、ユニット２〜５から転送
されてきたデータがデータネ良となったときに、該デー
タがどのユニット２〜５において処理されたのかを該デ
ータに付加されたユニット番号により判別することがで
きる。

よって該データネ良の解析を容易にかつ迅速に行うこと
ができる。

尚、本発明の一実施例ではユニット番号発生回路２５で
発生されたユニット番号をデータ処理回路２３からの処
理結果とともに記憶回路２１に格納することにより、該
ユニット番号をデータ処理回路２３からの処理結果に付
加するようにしたが、該処理結果の転送時に一緒に転送
するようにしてもよく、これに限定されない。

ｉ肌立左ユ 以上説明したように本発明によれば、各ユニツトでデー
タ処理された処理結果に、各ユニットを特定する識別情
報を付加するようにすることによって、データネ良時に
該データがどのユニットにおいて実行されたのかを判別
することができ、該データネ良の解析を容易に行うこと
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のユニットの記憶回路および書込み制御回
路の詳細な構成を示すブロック図、第３図は従来例の構
成を示すブロック図である。 主要部分の符号の説明 １・・・・・・ユニット制御回路 ２〜５・・・・・・ユニット ２１・・・・・・記憶回路 ２２・・・・・・書込み制御回路 ２５・・・・・・ユニット番号発生回路２１−１・・・
・・・選択回路 ２１−２・・・・・・書込みデータ保持レジスタ２１−
３・・・・・・記憶部 第１図

Claims (1)

【特許請求の範囲】
1. （１）複数のユニットにより並列処理を行う並列処理装
   置であって、自ユニットを特定する識別情報を生成する
   生成手段と、前記自ユニットにおいて処理されたデータ
   に前記生成手段によって生成された前記識別情報を付加
   する付加手段とを前記複数のユニット各々に設けたこと
   を特徴とする並列処理装置。