JPS60214043A - パイプライン制御回路 - Google Patents
パイプライン制御回路Info
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- JPS60214043A JPS60214043A JP59070365A JP7036584A JPS60214043A JP S60214043 A JPS60214043 A JP S60214043A JP 59070365 A JP59070365 A JP 59070365A JP 7036584 A JP7036584 A JP 7036584A JP S60214043 A JPS60214043 A JP S60214043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、パイプライン方式のデータ処理装置において
、記憶装置から読み出した命令を、誤り訂正符号論理機
構でチェックしてから実行する場合のパイプライン制御
方式に関する。
、記憶装置から読み出した命令を、誤り訂正符号論理機
構でチェックしてから実行する場合のパイプライン制御
方式に関する。
（ｂ） 技術の背景
一般に、データ処理装置の性能を向上させる手段として
は、マシンサイクルを短縮させる方法と、処理のパイプ
ライン化が有効である。
は、マシンサイクルを短縮させる方法と、処理のパイプ
ライン化が有効である。
然し、パイプラインの段数を増加させると、分岐系命令
の実行サイクルが増加し、性能の低下を招くことになる
。又、逆にパイプラインの段数を減らすと、１段の中で
実行すべき内容が増加し、論理が複雑となる為、マシン
サイクルの短縮が困難となる問題がある。
の実行サイクルが増加し、性能の低下を招くことになる
。又、逆にパイプラインの段数を減らすと、１段の中で
実行すべき内容が増加し、論理が複雑となる為、マシン
サイクルの短縮が困難となる問題がある。
一方、最近の半導体技術の著しい進歩に伴って、論理ブ
ロックの高集積化が推進されている。
ロックの高集積化が推進されている。
この場合、論理ゲートの数が増加しても、１演算サイク
ル中に、該高集積化された論理ブロック間を伝播する回
数を減らすことによって高速化を図ることができる。
ル中に、該高集積化された論理ブロック間を伝播する回
数を減らすことによって高速化を図ることができる。
又、論理動作を大別すると、レジスタ類の内容に対する
書き替えを伴わない、所謂アドレッシング処理と、実際
の演算処理とがあり、上記アドレッシング処理中におい
ては、記憶装置より読み出した命令に誤りが検出されて
も、該命令を訂正して再実行することだできる。
書き替えを伴わない、所謂アドレッシング処理と、実際
の演算処理とがあり、上記アドレッシング処理中におい
ては、記憶装置より読み出した命令に誤りが検出されて
も、該命令を訂正して再実行することだできる。
本発明はこれらの点に着目して考え出されたものである
。
。
（Ｃ１従来技術と問題点
第１図は、パイプライン方式で、記憶装置から命令を読
み出し、誤り訂正符号論理機構で誤りチェックを行い、
該命令を実行するデータ処理装置の従来方式の構成例を
ブロック図で示したもので、１は制御メモリ（Ｃ３）、
２はアドレスレジスタ（ＡＲ）。
み出し、誤り訂正符号論理機構で誤りチェックを行い、
該命令を実行するデータ処理装置の従来方式の構成例を
ブロック図で示したもので、１は制御メモリ（Ｃ３）、
２はアドレスレジスタ（ＡＲ）。
３はリードデータレジスタ（ＤＲ）、 ４は誤り訂正符
号論理機構（ＦＣＣ）、 ５は命令レジスタ（ＯＰＲ）
、 ６は該命令レジスタ（ＯＰＲ） ５の内容をデコー
ドして、各種の制御信号を生成する制御部（ＣＴＬ）、
７は汎用レジスタ（ＧＲ）、 ８は外部レジスタ群（
ＥＸＲ）で、外部装置等とのインタフェース用レジスタ
である。
号論理機構（ＦＣＣ）、 ５は命令レジスタ（ＯＰＲ）
、 ６は該命令レジスタ（ＯＰＲ） ５の内容をデコー
ドして、各種の制御信号を生成する制御部（ＣＴＬ）、
７は汎用レジスタ（ＧＲ）、 ８は外部レジスタ群（
ＥＸＲ）で、外部装置等とのインタフェース用レジスタ
である。
先ず、アドレスレジスタ（＾Ｒ） ２が示すアドレスに
従って、制御メモリ（Ｃ３） １から命令が読み出され
、リードデータレジスタ（ＤＲ） ３にセットされる（
第１ステージ）と、誤り訂正符号論理機構（ＥＣＣ）４
に入力され、該命令についての誤りチェックが行われる
。（第２ステージ） 誤り訂正符号論理機構（ＥＣＣ） ４での誤りチェック
の結果、例えば１ビット誤りが検出されると、当該誤り
訂正符号論理機構（ＥＣＣ） ４において誤り訂正が行
われ、正しい命令が命令レジスタ（ＯＰＲ）５にセット
され、次のマシンサイクルで、当°該命令が実行される
。（第３ステージ） このように、本データ処理装置においては、上記の制御
メモリからの命令の読み出しサイクル。
従って、制御メモリ（Ｃ３） １から命令が読み出され
、リードデータレジスタ（ＤＲ） ３にセットされる（
第１ステージ）と、誤り訂正符号論理機構（ＥＣＣ）４
に入力され、該命令についての誤りチェックが行われる
。（第２ステージ） 誤り訂正符号論理機構（ＥＣＣ） ４での誤りチェック
の結果、例えば１ビット誤りが検出されると、当該誤り
訂正符号論理機構（ＥＣＣ） ４において誤り訂正が行
われ、正しい命令が命令レジスタ（ＯＰＲ）５にセット
され、次のマシンサイクルで、当°該命令が実行される
。（第３ステージ） このように、本データ処理装置においては、上記の制御
メモリからの命令の読み出しサイクル。
読み出された命令の誤りチェックサイクル、正しい命令
による実行サイクルが、パイプラインの各ステージを構
成している。
による実行サイクルが、パイプラインの各ステージを構
成している。
該命令の実行サイクルは、命令の種類によって１マシン
サイクル以上になる場合もあるが、一般に汎用レジスタ
（ＧＲ） ７．或いは外部レジスタ群（ＥＸＲ） ８を
アクセスする命令では、その命令コード中に当該レジス
タの番号（アドレス）を含んでいて、このアドレスを当
該レジスタ類に送出し、必要なレジスタを選択して、演
算を実行する。
サイクル以上になる場合もあるが、一般に汎用レジスタ
（ＧＲ） ７．或いは外部レジスタ群（ＥＸＲ） ８を
アクセスする命令では、その命令コード中に当該レジス
タの番号（アドレス）を含んでいて、このアドレスを当
該レジスタ類に送出し、必要なレジスタを選択して、演
算を実行する。
従って、従来方式においては、該アドレッシング動作も
、１演算サイクル（Ｅサイクル）内で行っており、各論
理ブロックの集積化方法によっては、該アドレス線が高
集積化された素子間の接続ラインとなり、該アドレス線
が長くなって、マシンサイクルを短縮できない問題があ
った。
、１演算サイクル（Ｅサイクル）内で行っており、各論
理ブロックの集積化方法によっては、該アドレス線が高
集積化された素子間の接続ラインとなり、該アドレス線
が長くなって、マシンサイクルを短縮できない問題があ
った。
又、従来方式においても、上記命令レジスタの誤りチェ
ックと、演算とを並列に実行している例が見られるが、
この場合には、上記アドレッシング動作と、レジスタ類
の内容変更を伴う演算動作との並列動作である為、命令
の種類によっては、リトライ不可能なケースがあり、シ
ステムの信転度に大きな影響を与える問題があった。
ックと、演算とを並列に実行している例が見られるが、
この場合には、上記アドレッシング動作と、レジスタ類
の内容変更を伴う演算動作との並列動作である為、命令
の種類によっては、リトライ不可能なケースがあり、シ
ステムの信転度に大きな影響を与える問題があった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、上記高集積化構成によ
り、ハードウェア量の増加が吸収できることと、レジス
タ類に対するアドレッシング動作は、命令の誤りチェッ
クと並列に実行しても、レジスタ類の内容変更を伴わな
い為、当該命令のりトライが可能であることに着目して
、パイプラインの段数を増加させないで、マシンサイク
ルの短縮に有効なパイプライン制御回路を提供すること
を目的とするものである。
り、ハードウェア量の増加が吸収できることと、レジス
タ類に対するアドレッシング動作は、命令の誤りチェッ
クと並列に実行しても、レジスタ類の内容変更を伴わな
い為、当該命令のりトライが可能であることに着目して
、パイプラインの段数を増加させないで、マシンサイク
ルの短縮に有効なパイプライン制御回路を提供すること
を目的とするものである。
（ｅ） 発明の構成
そしてこの目的は、本発明によれば、パイプライン方式
で、記憶装置から命令を読み出し、誤り訂正符号論理機
構で誤りチェックを行い、該命令を実行するデータ処理
装置において、上記誤り訂正符号論理機構による命令の
誤りチェックと、演算レジスタに対するアドレッシング
動作とを、並列に実行するパイプライン制御回路を提供
することによって達成され、演算処理の内のアドレッシ
ング動作のみを、プリ演算として誤りチェックサイクル
で実行し、実際の演算動作を次の演算サイクルで実行す
るように制御されるので、各サイクルでの処理時間が短
くなり、マシンサイクルを短縮できる効果がある。
で、記憶装置から命令を読み出し、誤り訂正符号論理機
構で誤りチェックを行い、該命令を実行するデータ処理
装置において、上記誤り訂正符号論理機構による命令の
誤りチェックと、演算レジスタに対するアドレッシング
動作とを、並列に実行するパイプライン制御回路を提供
することによって達成され、演算処理の内のアドレッシ
ング動作のみを、プリ演算として誤りチェックサイクル
で実行し、実際の演算動作を次の演算サイクルで実行す
るように制御されるので、各サイクルでの処理時間が短
くなり、マシンサイクルを短縮できる効果がある。
ｆｆ） 発明の実施例
先ず、本発明の主旨を要約すると、本発明は、パイプラ
イン方式で、記憶装置から命令を読み出し、誤り訂正符
号論理機構で誤り訂正を行い、該命令を実行するデータ
処理装置において、上記誤り訂正符号論理機構による命
令の誤りチェックと、演算動作の内の当該演算動作に対
するアドレッシング動作とを並列に実行させるようにし
たものである。
イン方式で、記憶装置から命令を読み出し、誤り訂正符
号論理機構で誤り訂正を行い、該命令を実行するデータ
処理装置において、上記誤り訂正符号論理機構による命
令の誤りチェックと、演算動作の内の当該演算動作に対
するアドレッシング動作とを並列に実行させるようにし
たものである。
以下本発明の実施例を図面によって詳述する。
第２図は、本発明の一実施例をブロック図で示した図で
あり、第３図は従来方式と、本発明によるパイプライン
動作をタイムチャートで示した図である。
あり、第３図は従来方式と、本発明によるパイプライン
動作をタイムチャートで示した図である。
第２図において、１〜８は第１図説明したものと同じも
のであり、９が本発明を実施するのに必要な禁止入力を
有するアンド回路、１０がアドレスラッチである。
のであり、９が本発明を実施するのに必要な禁止入力を
有するアンド回路、１０がアドレスラッチである。
本実施例において、第１図の従来方式と異なる点は、汎
用レジスタ（ＧＲ） ？、或いは外部レジスタ群（ＥＸ
Ｒ） ８に対するアドレス情報を、実行サイクル（Ｅサ
イクル）の１サイクル前の、誤り訂正サイクルで汎用レ
ジスタ（ＧＲ） ７．或いは外部レジスフ群（ＥＸＲ）
、８に送出し、アドレスラッチ１０に保持することに
より、該アドレスラッチ１０を各レジスタと、例えば高
集積化した論理ブロック内に纏めて、該アドレスラッチ
１０から各レジスタ迄の論理遅延を短縮した所にある。
用レジスタ（ＧＲ） ？、或いは外部レジスタ群（ＥＸ
Ｒ） ８に対するアドレス情報を、実行サイクル（Ｅサ
イクル）の１サイクル前の、誤り訂正サイクルで汎用レ
ジスタ（ＧＲ） ７．或いは外部レジスフ群（ＥＸＲ）
、８に送出し、アドレスラッチ１０に保持することに
より、該アドレスラッチ１０を各レジスタと、例えば高
集積化した論理ブロック内に纏めて、該アドレスラッチ
１０から各レジスタ迄の論理遅延を短縮した所にある。
その結果、制御メモリ（Ｃ５） １からリードデータレ
ジスタ（ＤＲ） ３に読み出された命令を、誤り訂正符
号論理機構（ＥＣＣ） ４で誤りチェックを行うステー
ジにおいて、当該命令を実行するのに必要で、且つ当該
アドレスラインが長いアドレス情報の転送動作〔リード
データレジスタ（ＤＲ） ３からアドレスランチ１０迄
の転送動作〕を行っているので、当該誤りチェックステ
ージと、次の実行ステージの両ステージでの処理時間が
短くなり、マシンサイクルの短縮が可能となっている。
ジスタ（ＤＲ） ３に読み出された命令を、誤り訂正符
号論理機構（ＥＣＣ） ４で誤りチェックを行うステー
ジにおいて、当該命令を実行するのに必要で、且つ当該
アドレスラインが長いアドレス情報の転送動作〔リード
データレジスタ（ＤＲ） ３からアドレスランチ１０迄
の転送動作〕を行っているので、当該誤りチェックステ
ージと、次の実行ステージの両ステージでの処理時間が
短くなり、マシンサイクルの短縮が可能となっている。
この方法においては、アドレスラッチ１０の内容は、誤
り訂正符号論理機構（ＥＣＣ） ４での該命令に対する
誤りチェックの前の、リードデータレジスタ（ＤＲ）
３の内容を使用しているので、上記誤りチェックサイク
ルで１ビツトエラーが検出された時は、該エラー信号Ｅ
ＲＲによりアンド回路９を制御することにより、命令レ
ジスタ（ＯＰＲ） ５に設定されている命令が、制御部
（ＣＴＬ） ６でデコードされて得られる制御信号を抑
止し、当該命令の実行を停止することができる。
り訂正符号論理機構（ＥＣＣ） ４での該命令に対する
誤りチェックの前の、リードデータレジスタ（ＤＲ）
３の内容を使用しているので、上記誤りチェックサイク
ルで１ビツトエラーが検出された時は、該エラー信号Ｅ
ＲＲによりアンド回路９を制御することにより、命令レ
ジスタ（ＯＰＲ） ５に設定されている命令が、制御部
（ＣＴＬ） ６でデコードされて得られる制御信号を抑
止し、当該命令の実行を停止することができる。
従って、本発明を実施した場合には、誤り訂正符号論理
機構（ＥＣＣ） ４において、当該命令に誤りが検出さ
れても、該命令に関連する汎用レジスタ（ＧＲ） ７．
或いは外部レジスタ群（ＥＸＲ） ８の内容が変化する
ことがないと云う特徴がある。
機構（ＥＣＣ） ４において、当該命令に誤りが検出さ
れても、該命令に関連する汎用レジスタ（ＧＲ） ７．
或いは外部レジスタ群（ＥＸＲ） ８の内容が変化する
ことがないと云う特徴がある。
従って、誤り訂正符号論理機構（ＥＣＣ） ４で誤り訂
正を行い、正しい命令を当該誤りチェックステージでリ
ードデータレジスタ（ＤＲ） ３に帰還するようにして
、当該命令を再実行するように制御することにより、本
データ処理装置のダウンを防止することができる。
正を行い、正しい命令を当該誤りチェックステージでリ
ードデータレジスタ（ＤＲ） ３に帰還するようにして
、当該命令を再実行するように制御することにより、本
データ処理装置のダウンを防止することができる。
上記の命令のりトライが行われると、当該命令の実行サ
イクルは増加するが、命令を制御メモリ（Ｃ３） １か
ら読み出して、誤りが検出される確率は極めて小さいの
で、マシンサイクルを短縮することによって得られる処
理能力の向上率に対する効果が太き（問題はない。
イクルは増加するが、命令を制御メモリ（Ｃ３） １か
ら読み出して、誤りが検出される確率は極めて小さいの
で、マシンサイクルを短縮することによって得られる処
理能力の向上率に対する効果が太き（問題はない。
第３図は本発明に関連するパイプライン制御のデータ処
理装置の主要動作をタイムチャートで示したもので、＜
ａ＞ は従来方式の場合を示し、（ｂ）は本発明を実施
した場合を示しており、誤りチェックステージ■におい
て、ブリ実行（即ち、アドレッシング）を行っている所
に本発明のポイントがある。
理装置の主要動作をタイムチャートで示したもので、＜
ａ＞ は従来方式の場合を示し、（ｂ）は本発明を実施
した場合を示しており、誤りチェックステージ■におい
て、ブリ実行（即ち、アドレッシング）を行っている所
に本発明のポイントがある。
この図から明らかなように、従来方式において、１演算
サイクルで実行していた処理■を、本発明を実施した場
合には、２演算サイクル（■、■）で実行しているので
、１演算サイクルで実行する処理内容が少なくなり、パ
イプラインの段数を増加させることなく、マシンサイク
ルの短縮化を図ることができる。
サイクルで実行していた処理■を、本発明を実施した場
合には、２演算サイクル（■、■）で実行しているので
、１演算サイクルで実行する処理内容が少なくなり、パ
イプラインの段数を増加させることなく、マシンサイク
ルの短縮化を図ることができる。
（ｇ） 発明の効果
以上、詳細に説明したように、本発明のパイプライン制
御回路は、パイプライン方式で、記憶装置から命令を読
み出し、誤り訂正符号論理機構で誤りチェックを行い、
該命令を実行するデータ処理装置において、上記誤り訂
正符号論理機構による命令の誤りチェックと、演算動作
の内の当該演算動作に対するアドレッシング動作とを並
列に実行させるようにしたものであるので、パイプライ
ンの段数を増加させることなく、マシンサイクルの短縮
化を図ることができ、パイプライン方式のデータ処理装
置の処理能力を向上させる効果がある。
御回路は、パイプライン方式で、記憶装置から命令を読
み出し、誤り訂正符号論理機構で誤りチェックを行い、
該命令を実行するデータ処理装置において、上記誤り訂
正符号論理機構による命令の誤りチェックと、演算動作
の内の当該演算動作に対するアドレッシング動作とを並
列に実行させるようにしたものであるので、パイプライ
ンの段数を増加させることなく、マシンサイクルの短縮
化を図ることができ、パイプライン方式のデータ処理装
置の処理能力を向上させる効果がある。
第１図はパイプライン方式で命令を実行する従来方式の
構成例を示した図、第２図は本発明の一実施例をブロッ
ク図で示した図、第３図は本発明に関連するパイプライ
ン制御のデータ処理装置の主要動作をタイムチャートで
示した図である。 図面において、１は制御メモリ（Ｃ３）、 ２はアドレ
スレジスタ（ＡＲ）、 ３はリードデータレジスタ（Ｄ
Ｒ）、４は誤り訂正符号論理機構（ＥＣＣ）、 ５は命
令レジスタ（ＯＰＲ）、 ６は制御部（ＣＴＬ）、 ７
は汎用レジスタ（ＧＲ）、 ８は外部レジスタ群（ＥＸ
Ｒ） 、 ９はアンド回路、１０はアドレスランチ、
ＥＲＲはエラー信号、をそれぞれ示す。
構成例を示した図、第２図は本発明の一実施例をブロッ
ク図で示した図、第３図は本発明に関連するパイプライ
ン制御のデータ処理装置の主要動作をタイムチャートで
示した図である。 図面において、１は制御メモリ（Ｃ３）、 ２はアドレ
スレジスタ（ＡＲ）、 ３はリードデータレジスタ（Ｄ
Ｒ）、４は誤り訂正符号論理機構（ＥＣＣ）、 ５は命
令レジスタ（ＯＰＲ）、 ６は制御部（ＣＴＬ）、 ７
は汎用レジスタ（ＧＲ）、 ８は外部レジスタ群（ＥＸ
Ｒ） 、 ９はアンド回路、１０はアドレスランチ、
ＥＲＲはエラー信号、をそれぞれ示す。
Claims (1)
- パイプライン方式により、記憶装置から命令を読み出し
、誤り訂正符号論理機構で誤りチェックを行い、該命令
を実行するデータ処理装置において、上記誤り訂正符号
論理機構に・よる命令の誤りチェックと、演算レジスタ
に対するアドレッシング動作とを、並列に実行するよう
にしたことを特徴とするパイプライン制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070365A JPS60214043A (ja) | 1984-04-09 | 1984-04-09 | パイプライン制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070365A JPS60214043A (ja) | 1984-04-09 | 1984-04-09 | パイプライン制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214043A true JPS60214043A (ja) | 1985-10-26 |
Family
ID=13429333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070365A Pending JPS60214043A (ja) | 1984-04-09 | 1984-04-09 | パイプライン制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214043A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107338A (ja) * | 1985-11-06 | 1987-05-18 | Nec Corp | 制御メモリ誤り訂正制御方式 |
| JPH0375834A (ja) * | 1989-05-22 | 1991-03-29 | Tandem Comput Inc | パリティの置換装置及び方法 |
| JP2009238168A (ja) * | 2008-03-28 | 2009-10-15 | Mitsubishi Electric Corp | マイクロプロセッサ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530771A (en) * | 1978-08-25 | 1980-03-04 | Fujitsu Ltd | Automatic correction and processing system for control memory error |
| JPS5696341A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Microprogram control data processing device |
| JPS5958547A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | マイクロプログラム制御装置のエラ−処理方式 |
-
1984
- 1984-04-09 JP JP59070365A patent/JPS60214043A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530771A (en) * | 1978-08-25 | 1980-03-04 | Fujitsu Ltd | Automatic correction and processing system for control memory error |
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| JPS5958547A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | マイクロプログラム制御装置のエラ−処理方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0464096B2 (ja) * | 1985-11-06 | 1992-10-13 | Nippon Electric Co | |
| JPH0375834A (ja) * | 1989-05-22 | 1991-03-29 | Tandem Comput Inc | パリティの置換装置及び方法 |
| JP2009238168A (ja) * | 2008-03-28 | 2009-10-15 | Mitsubishi Electric Corp | マイクロプロセッサ |
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