JPS59218555A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｌａｌ　　発明の技術分野 マイクロプログラム制御で、パイプライン処理を行うデ
ータ処理装置における診断処理の為のマイクロプログラ
ム制御方式に関す。

（ｂ）　　技術の背景 通常パイプライン処理を行うデータ処理装置においては
、命令の解読、データの読み出し、実際の演算、結果の
書き込み等がオーバランプして処理されている。実際の
演算は命令により１マシンサイクルで終了するものも有
れば、基数マシンサイクルを要するものも有る。複数の
マシンサイクルを要する命令の内には、それが何マシン
サイクルで終了するかがオペランドデータに依存するも
のも有る為、通常そのような命令を開始した場合ニハ、
パイプライン処理を停止させ（インターロックする）、
その命令の演算が終了する直前に演算サイクルと同期を
採ってパイプライン処理を再度進めるようにしている。

一般的に、被制御回路が誤り訂正符号＜ＳＣＣ＞論理に
よって修正された制御語によって、制御される場合、１
ビツトエラーに対しては自動的に修正されるので、制御
上の問題は起こらないが、マイクロ命令自身で次のマイ
クロアドレスを決めているようなケースでは、誤り訂正
に必要な論理遅延により、マシンサイクルの高速化が図
れない問題があった。

１０）　　従来技術と問題点 誤り訂正符号論理（以下ＥＣＣという）により修正され
た制御語を制御メモリに書き込んでいるデータ処理装置
においては、通常ｇｃｃにより制御語のチェックは行っ
ているが、マイクロ制御そのものはＥＣＣにより修正さ
れていない制御語を使用しており、１ビツトエラーが発
生した場合、その命令を中断して制御語を書き直した後
、再度該命令をリトライする方法を採っていた。然しこ
の方法では、総ての命令でリトライができるとは限らな
い為、システムに重大な影響を及ばず問題があったＯ （ｄ＋　　発明の目的 本発明は上記従来の欠点に鑑み、予防保全の意味で、一
定時間毎に制御メモリから制御語を読み串し、エラーが
有れば修正して書き直しておき、実際の命令の実行中に
発生されるエラーを減少させる方式を提供することを目
的とするものである。

ｔｅｌ　　発明の構成 そしてこの目的は、本発明によればマイクロプログラム
を格納する制御記憶装置と、該制御記憶装置をアドレス
するアドレスレジスタと、該制御記憶装置から読み出さ
れた制御語を保持するデータレジスタと、データレジス
タの内容を入力しエラーを検出、訂正する誤り訂正符号
論理機構と、上記誤り訂正符号論理機構により修正され
たデータを保持する書き込みレジスフを有するマイクロ
プログラム制御装置であって、複数マシンサイクルを必
要とする命令（マルチＥ演算命令）を処理する時は、後
続する命令の実行を停止するインターロック機構を有す
るパイプライン処理を行うマイクロプログラム制御装置
において、一定時間間隔でオンにされるラッチと、少な
くともシーケンシャルにカウントアツプするカウンタと
、上記カウンタの出力を上記アドレスレジスタへ転送す
る為の接続バスと、上記ラッチがオンの時、マルチＥ演
算命令を行うマイクロプログラムの特定フラグビットの
指定により、上記カウンタを起動し、そのカウンタの値
をアドレスとして、上記制御記憶装置をアクセスし、読
み出した制御語に誤りが発見された時、修正して上記制
御記憶装置に書き込むように制御する方法を提供するこ
とによって達成される。従って、パイプライン処理を行
うデータ処理装置に元々備わっている、前述のインター
ロック機構を用いている為、マルチＥ演算命令実行途中
（即ちインターロック中）に制御メモリから診断する為
の制御語の読み出し、チェックを行い、修正ができるの
で伯のステージに影響を与えないで、制御メモリのチェ
・／りができる利点がある。

ｉｆ）　　発明の実施例 以下本発明を図面によって詳述する。第１図が本発明の
詳細な説明する為のパイプライン処理をタイムチャート
で示した図であり、第２図が本発明の一実施例を示した
図である。

先ず、第１図から説明する。図面において、Ｄ。

Ａ、Ｂ、Ｅ、Ｗはパイプライン演算器における各処理ス
テージを示している。各命令の実行は、このパイプライ
ン演算器において、命令のデコード（Ｄ）、オペランド
アドレスの計算（Ａ）、オペランドデータのバッツァメ
モリからの読み出しくＢ）、演算の実行（Ｅ）、演算結
果のチェック及び格納（Ｗ）の各ステージを実行して終
了する。

この図面において、（１）は従来のパイプライン処理を
示しており、Ｎ＋２番目の命令が演算ステージ（Ｅ）に
おいて、複数のマシンサイクルを必要とする命令の実行
状態を示している。

この時、次のＮ＋３番目の命令においては、オペランド
データの読み出しステージ（Ｂ）の実行が停止され“待
ち”の状態Ｂｗとなっている。同じようにして、Ｎ＋４
番目の命令ではオペランドアドレス計算ステージ（Ａ）
が“待ち”の状態ＡＷとなっている。このような状態を
パイプラインのインターロックといっている。

このインターロックはＮ＋２番目のマルチＥ演算命令が
終了する直前で、付勢されるマルチ演算終了信号ＥＵ　
ＥＮＤにより解除され、後続するＮ＋３゜Ｎ＋４番目の
命令でインターロックされていたＢＷ＋　Ａｗステージ
が演算サイクルに同期して、それぞれＢ、Ａステージと
なりパイプライン処理を再開する。

（２）が本発明を実施した場合を示しており、Ｎ＋２番
目のマルチＥ演算命令の実行過程を見ると、Ｅステージ
を３サイクル実行後、診断の為のＥサイクル（実際には
診断の為の特定アドレスを発生して、中断命令には関係
のない制御語を読み出し、ＥＣＣチェックを行う）に移
り、予め定められた語数（例えば１語或いは全語）の制
御語を読み出し、ＥＣＣでチェックを行い、ｌビットエ
ラーが発生するとＥＣＣによる自動修正機能で修正され
た制御語が制御メモリに書き込まれる。この動作を行っ
た後に、上記Ｎ　−１−２番目のマルチＥ演算命令を再
開し、（１）で示した通常のパイプライン動作に戻るよ
うに制御される。

従って、パイプラインの他のステージから見ると、単に
上記インターロックが続いていたように見えるだけで、
何等の影響も与えられない特徴がある。

次に、第２図を用いて第１図（２）で説明した診断動作
を説明する。図面において、１はランダムアクセスメモ
リで構成されている制御メモリ　（Ｃ５）　、　２はア
ドレスレジスタ（Ａｌｌ）　、　３が読み出しレジスタ
（ＲＲ）　、　３１はマルチＥ演算命令において診断動
作を指定するフラグビット、４は書き込みレジスタ（Ｗ
Ｒ）　、　５は誤り訂正符号による誤り訂正機構（ＥＣ
Ｃ）　、　６は一定時間毎にオンになるラッチ、７はマ
イクロ演算サイクルでカウントアツプし、特定の手段で
初期値のセント、或いは出力の閉塞ができるカウンタ（
ＣＯＴ　）　、　８は論理積回路、９は論理和回路であ
る。

ここで、論理和回路９に入力されているＩＭＰＬは電源
投入時等に付勢されて、制御メモリ（Ｃ３）　１にマイ
クロプログラムをローディングする、初期マイクロプロ
グラムロードの為の信号である。

今、第１図（２）で示されているＮ＋２番目の命令以降
の動作を考えると、Ｎ＋２番目の命令はマルチＥ演算命
令であるので、Ｄ、Ａ、Ｂステージの処理が終わってＥ
ステージに入った時、図示されていないインターロック
機構が動作して、パイプライン動作を停止し、後続命令
であるＮ＋３番目の命令についζはＢステージで、Ｎ＋
４番目の命令についてはＡステージで、それぞれ“待ち
”の状態であるＢＷ、ＡＷとなり、Ｎ＋２番目の命令の
Ｅステージの完了を示す信号ＥＩ　ＥＮＤが出た所でイ
ンターロックが解除されて、Ｎ＋２番目の命令は最後の
Ｅステージを実行し、Ｎ＋３番目の命令はＢステージが
、Ｎ＋４番目の命令はＡステージが、それぞれ演算サイ
クルに同期して再開される。

本発明の主旨は、第１図（２）のＮ＋２番目の命令のタ
イムチャートで“診断”で示したＥステージの動作を制
御する方法にあり、このＥステージの動作は次のように
して実行される。

即ち、一定周期毎にオンとなるラッチ６がオンになって
いて、その時マルチＥ演算命令（第１図におけるＮ＋２
番目の命令）が実行されているとする。第１図（２）の
例では３回目のＥ演算を実行する為のマイクロ命令が読
み出しレジスタ（ＲＲ）３に読み出され、該マイクロ命
令のフラグビット３１がオンになっていると、論理積回
路８において論理積が採られ、カウンタ（ＣＯＴ　）　
７を起動する。起動されたカウンタ（ＣＯＴ　）　７は
、例えば０番地に初期設定され、マイクロ演算周期でカ
ウントアツプされて、その出力を論理和回路９を通して
アドレスレジスタ（ＡＲ）　２にセットし、制御メモリ
（Ｃ５）　１をアクセスして、０番地から順次制御語を
読み出し読み出しレジスタ（ＲＲ）　３にセソトし、映
り訂正機構（ＥＣＣ）　５でヂエックするように制御さ
れる。

若し、誤り訂正機構（ＥＣＣ）　５においてエラーが発
生すると、誤り訂正機構（ＥＣＣ）　５に備わっている
自動修正機構で修正され、修正データが書き込みレジス
タ（ＷＲ）　４にセントされ、制御メモリ　（Ｃ５）　
１に書き込まれる。

この動作を繰り返して、一定数の制御語を読み出した所
で、カウンタ７の出力を閉塞し、上記ラッチ６をリセッ
トして、現在中断中のマルチＥ演算命令に処理を戻し、
必要な後処理を行って、該マルチＥ演算命令を終了する
よう制御される。

上記説明では、診断の為の制御語の読み出しを。

０番地から一定語数ということで説明したが、任意の番
地の制御語を１語又は複数語、読み出して診断すること
も、カウンタ（ＣＯＴ　’）　７の周辺回路の構成方法
如何によって可能となる。

尚、上記実施例の説明においては、Ｎ＋２番目の命令の
Ｅステージの実行途中で、給断の為の制御語を読み出し
、診断処理を終了すると、元の中断命令の実行に戻って
Ｅステージを完了するよう制御されることを述べたが、
上記Ｅステージの中断、再開に伴うマイクロプログラム
アドレスのセイブ、リストア方法については特に触れな
かった。

然し、このセイブ、リストア動作については、例えばパ
イプライン処理の各ステージで使用する共通ルーチンに
マイクロジャンプして、元に戻る時のセイブ、リストア
機構を利用することにより、対処できるので特に問題と
はならない。又ＥＣＣによる自動修正機構は１ビツトエ
ラーに限定されており、２ビツトエラーでは修正できな
いが、このケースの発生確率は極めて低いので、現実的
には無視しても問題とはならないが、例えば制御メモリ
を２重化して切り替える方法でも対処できるので、本発
明の実施を妨げる要因とはならない。

＋ｇｌ　　発明の効果 以上詳細に説明したように、本発明によればパイプライ
ン処理を行うデータ処理装置において、マルチＥ演算命
令の実行時は、後続命令がインターロックされて待ち合
わせの状態になっているこ牛に着目して、該マルチＥ演
算命令の途中に、診断の為の特別な制御語を読み出す機
構を備えることにより、演算制御部以外の、例えば命令
制御部。

オペランド制御部に対して、現在診断中であることを全
く示すことなく、制御メモリの給断を実行することがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為に、パイプライン処
理をタイムチャートで示した図、第２図。 は本発明の一実施例を示す図である。 図面において、１は制御メモリ　（Ｃ３）　、　２はア
ドレスレジスタ（ΔＲ）　、　３は読み出しレジスタ（
ＲＲ）　、　４は書き込みレジスタ（ＷＲ）　、　５は
誤り訂正機構（ＥＣＣ）　、　６はラッチ、７はカウン
タ（ＣＯＴ）、Ｄ、Ａ、Ｂ、Ｅ、Ｗはパイプライン処理
の各ステージ、　ＥＩ　ＥＮＤばＥステージの終了信号
をそれぞれ示す。 ２９０ 峯　２　図 −２９１−

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納する制御記憶装置と、該制御
   記憶装置をアドレスするアドレスレジスタと、該制御記
   憶装置から読み出された制御語を保持するデータレジス
   タと、データレジスタの内容を入力しエラーを検出、訂
   正する誤り訂正符号論理機構と、上記誤り訂正符号論理
   機構により修正されたデータを保持する書き込みレジス
   タを有するマイクロプログラム制御装置であって、特定
   の命令を処理する時は、２後続する命令の実行を停止す
   るインターロック機構を有するパイプライン処理を行う
   マイクロプログラム制御装置において、一定時間間隔で
   オンにされるラッチと、少なくともシーケンシャルにカ
   ウントアツプするカウンタと、上記カウンタの出力を上
   記アドレスレジスタへ転送する為の接続バスと、上記ラ
   ッチがオンの時、特定の演算を行うマイクロプログラム
   の特定フラグピッ１−の指定により、上記カウンタを起
   動し、そのカウンタの値をアドレスとして、上記制御記
   憶装置をアクセスし、読み出した制御語に誤りが発見さ
   れた時、修正して上記制御記憶装置に書き込むように制
   御することを特徴とするマイクロプログラム制御装置。