JPH04218849A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は記憶装置に関し、特にマイクロ命
令を格納する制御記憶のスキャンチェックに関する。

【０００２】

【従来技術】情報処理装置の立上げ時には、外部記憶装
置から読込んだマイクロプログラムのマイクロ命令が、
ＲＡＭ（ランダムアクセスメモリ）で構成された制御記
憶に書込まれる。この制御記憶に書込まれたマイクロ命
令が正しいかどうかを調べる方法としてスキャンチェッ
クという方法がある。

【０００３】スキャンチェックとは制御記憶のアドレス
０番地から順次１番地ずつマイクロ命令を読出し、その
マイクロ命令に１ビットエラーがあるかどうかをチェッ
クする方法である。このとき、１ビットエラーがあれば
、そのマイクロ命令を訂正して制御記憶に再書込みする
。

【０００４】各々マイクロ命令を格納する複数の制御記
憶からなる従来のマイクロプログラム制御装置において
は、それら複数の制御記憶各々に対するスキャンチェッ
クが同時進行で実行される。すなわち、スキャンチェッ
ク中はすべての制御記憶各々の同一アドレスからマイク
ロ命令が読出される。

【０００５】ある制御記憶から読出されたマイクロ命令
に１ビットエラーが検出されると、その１ビットエラー
が訂正されて該制御記憶に書込まれるまでの間、他の制
御記憶すべてに対するスキャンチェックは停止される。

【０００６】この１ビットエラーの訂正と訂正データの
該制御記憶への書込みとが終了すると、すべての制御記
憶においてエラーが検出されたアドレスの次のアドレス
からのスキャンチェックが一斉に再開される。

【０００７】上記の処理動作を図２を用いて以下説明す
る。図２において、制御記憶３２には複数語命令処理の
制御を行うマイクロプログラムのマイクロ命令が格納さ
れている。また、制御記憶３１には複数語命令処理以外
の処理、たとえば基本命令処理や例外処理の制御を行う
マイクロプログラムのマイクロ命令が格納されている。 尚、制御記憶３１のワード数は制御記憶３２よりも多く
なっている。

【０００８】これら制御記憶３１，３２にはカウンタ４
２で生成されたアドレスが、アドレスレジスタ３３，３
４およびセレクタ３５を介して共通に供給される。ここ
で、アドレスレジスタ３３には次のサイクルで制御記憶
３１，３２から読出すマイクロ命令のアドレスが格納さ
れている。また、アドレスレジスタ３４には制御記憶３
１，３２から読出されて読出しレジスタ３６，３７に格
納されたマイクロ命令のアドレスが格納されている。

【０００９】セレクタ３５を介して供給されたアドレス
に対応する制御記憶３１，３２各々の番地からマイクロ
命令が読出されると、そのマイクロ命令は夫々セレクタ
４３，４４を介して読出しレジスタ３６，３７に格納さ
れる。読出しレジスタ３６，３７に格納されたマイクロ
命令は１ビットエラー検出回路３８，３９で夫々１ビッ
トエラーがあるかどうかチェックされる。

【００１０】１ビットエラー検出回路３８，３９は１ビ
ットエラーを検出すると、１ビットエラー訂正回路４０
，４１に訂正信号を送るとともに、１ビットエラー検出
信号をセレクタ４３，４４およびオアゲート４６に出力
する。

【００１１】１ビットエラー検出回路３８，３９のうち
一方で１ビットエラーが検出されると、オアゲート４６
から１ビットエラー検出信号線３０３　を介してアドレ
スレジスタ３３，３４およびセレクタ３５に“１”が出
力される。

【００１２】アドレスレジスタ３３，３４では１ビット
エラー検出信号線３０３　を介して“１”が入力される
と、そのとき格納しているアドレスがホールドされる。 また、セレクタ３５では１ビットエラー検出信号線３０
３　を介して“１”が入力されると、アドレスレジスタ
３４からのアドレスが選択されて制御記憶３１，３２に
出力される。

【００１３】１ビットエラー訂正回路４０，４１では１
ビットエラー検出回路３８，３９からの訂正信号が入力
されると、１ビットエラーを含むマイクロ命令からＥＣ
Ｃコードにしたがってシンドロームを生成し、このシン
ドロームを用いて該マイクロ命令の１ビットエラーを訂
正する。訂正されたマイクロ命令は制御記憶３１，３２
およびセレクタ４３，４４に送出される。

【００１４】一方、１ビットエラー検出回路３８，３９
からの１ビットエラー検出信号と、１ビットエラー訂正
回路４０，４１から信号線３０４，３０５　を介してゲ
ート４４，４５に入力された信号の反転値とのアンドが
アンドゲート４２，４３でとられ、その演算結果が読出
しレジスタホールド信号線３０１，３０２　に出力され
る。

【００１５】よって、１ビットエラー検出回路３８で１
ビットエラーが検出されて１ビットエラー検出信号が“
１”となり、１ビットエラー訂正回路４０から信号線３
０４　に出力される信号が“０”のときに、アンドゲー
ト４２から読出しレジスタホールド信号線３０１　を介
して読出しレジスタ３６に“１”が出力される。これに
より、読出しレジスタ３６では制御記憶３１から読出さ
れたマイクロ命令がホールドされる。

【００１６】また、１ビットエラー検出回路３９で１ビ
ットエラーが検出されて１ビットエラー検出信号が“１
”となり、１ビットエラー訂正回路４１から信号線３０
５　に出力される信号が“０”のときに、アンドゲート
４３から読出しレジスタホールド信号線３０２　を介し
て読出しレジスタ３７に“１”が出力される。これによ
り、読出しレジスタ３７では制御記憶３２から読出され
たマイクロ命令がホールドされる。

【００１７】１ビットエラー訂正回路４０，４１はマイ
クロ命令の訂正を行うと、信号線３０４，３０５　を介
してゲート４４，４５に“１”を出力するので、ゲート
４４，４５から制御記憶３１，３２のライトストローブ
端子（ＷＳ）に“１”が出力される。よって、制御記憶
３１，３２では１ビットエラー訂正回路４０，４１で訂
正されたマイクロ命令の書込みが行われる。

【００１８】同時に、ゲート４４，４５からの反転信号
が“０”となるので、アンドゲート４２，４３から読出
しレジスタホールド信号線３０１，３０２　を介して読
出しレジスタ３６，３７に“０”が出力される。よって
、読出しレジスタ３６，３７にも１ビットエラー訂正回
路４０，４１で訂正されたマイクロ命令がセレクタ４３
，４４を介してセットされる。

【００１９】１ビットエラー訂正回路４０，４１で訂正
されて読出しレジスタ３６，３７にセットされたマイク
ロ命令が１ビットエラー検出回路３８，３９でチェック
されたときに、１ビットエラー検出回路３８，３９で１
ビットエラーが検出されなければ、読出しレジスタホー
ルド信号線３０１，３０２　および１ビットエラー検出
信号線３０３　上の信号がすべて“０”となる。よって
、アドレスレジスタ３３のアドレスによって制御記憶３
１，３２に対するスキャンチェックが再開される。

【００２０】このような従来の記憶装置では、スキャン
チェックが実行されるとき、制御記憶３１，３２に同一
アドレスが供給されるので、制御記憶３１，３２のうち
一方から読出されたマイクロ命令に１ビットエラーが検
出されると、制御記憶３１，３２すべてのスキャンチェ
ックを中止し、１ビットエラーが検出されたマイクロ命
令の訂正と、訂正したマイクロ命令の制御記憶３１，３
２への再書込みとを行った後に、スキャンチェックを再
開しなければならなかった。

【００２１】そのため、ワード数の少ない制御記憶３２
のみに１ビットエラーがあった場合、訂正されたマイク
ロ命令が制御記憶３２に再書込みされるまで、ワード数
の多い制御記憶３１のスキャンチェックが中止されるの
で、その余分な時間だけスキャンチェックの終了が遅く
なるという欠点がある。

【００２２】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、スキャンチェックに要す
る時間を短縮することができる記憶装置の提供を目的と
する。

【００２３】

【発明の構成】本発明による記憶装置は、複数の記憶手
段各々に対応して設けられ、前記記憶手段に連続するア
ドレスを順次供給する複数のアドレス供給手段と、複数
の記憶手段各々に対応して設けられ、前記アドレス供給
手段からの前記アドレスにより前記記憶手段の内容を１
番地ずつ順次読出して１ビットエラーの検出を行う複数
のスキャンチェック手段とを含むことを特徴とする。

【００２４】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００２５】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、制御記憶１，２にはカウン
タ７，８で夫々生成されたアドレスが、アドレスレジス
タ３〜６およびセレクタ９，１０を介して供給されてい
る。ここで、アドレスレジスタ３，４には次のサイクル
で制御記憶１，２から読出すマイクロ命令のアドレスが
格納されている。また、アドレスレジスタ５，６には制
御記憶１，２から読出されて読出しレジスタ１３，１４
に格納されたマイクロ命令のアドレスが格納されている
。

【００２６】セレクタ９，１０を介して供給されたアド
レスに対応する制御記憶１，２各々の番地からマイクロ
命令が読出されると、そのマイクロ命令は夫々セレクタ
１１，１２を介して読出しレジスタ１３，１４に格納さ
れる。読出しレジスタ１３，１４に格納されたマイクロ
命令は１ビットエラー検出回路１５，１６で夫々１ビッ
トエラーがあるかどうかチェックされる。

【００２７】１ビットエラー検出回路１５，１６は１ビ
ットエラーを検出すると、１ビットエラー訂正回路１７
，１８に訂正信号を送るとともに、１ビットエラー検出
信号線１０３，１０４　を介してアドレスレジスタ３〜
６と、セレクタ９〜１２と、アンドゲート１９，２０と
に夫々“１”を出力する。

【００２８】アドレスレジスタ３〜６では１ビットエラ
ー検出信号線１０３，１０４　を介して“１”が入力さ
れると、そのとき格納しているアドレスがホールドされ
る。また、セレクタ９，１０では１ビットエラー検出信
号線１０３，１０４　を介して“１”が入力されると、
アドレスレジスタ３，４からのアドレスが選択されて制
御記憶１，２に出力される。さらに、セレクタ１１，１
２では１ビットエラー検出信号線１０３，１０４　を介
して“１”が入力されると、１ビットエラー訂正回路１
７，１８から信号線１０７，１０８　を介して入力され
る訂正データが選択されて読出しレジスタ１３，１４に
出力される。

【００２９】１ビットエラー訂正回路１７，１８では１
ビットエラー検出回路１５，１６からの訂正信号が入力
されると、１ビットエラーを含むマイクロ命令からＥＣ
Ｃコードにしたがってシンドロームを生成し、このシン
ドロームを用いて該マイクロ命令の１ビットエラーを訂
正する。訂正されたマイクロ命令は信号線１０７，１０
８　を介して制御記憶１，２およびセレクタ１１，１２
に送出される。

【００３０】尚、制御記憶１，２で同時に１ビットエラ
ーが検出されることは希なので、制御記憶１，２各々の
ＥＣＣコードが同一種類のものであれば、１ビットエラ
ー訂正回路１７，１８を制御記憶１，２に共通に設ける
ことも可能である。その場合、全体のハードウェア量を
削減することができる。

【００３１】一方、１ビットエラー検出回路１５，１６
からの１ビットエラー検出信号と、１ビットエラー訂正
回路１７，１８から信号線１０５，１０６　を介してゲ
ート２１，２２に入力された信号の反転値とのアンドが
アンドゲート１９，２０でとられ、その演算結果が読出
しレジスタホールド信号線１０１，１０２　に出力され
る。

【００３２】よって、１ビットエラー検出回路１５，１
６で１ビットエラーが検出されて１ビットエラー検出信
号が“１”となり、１ビットエラー訂正回路１７，１８
から信号線１０５，１０６　に出力される信号が“０”
のときに、アンドゲート１９，２０から読出しレジスタ
ホールド信号線１０１，１０２　を介して読出しレジス
タ１３，１４に“１”が出力される。これにより、読出
しレジスタ１３，１４では制御記憶１，２から読出され
たマイクロ命令がホールドされる。

【００３３】１ビットエラー訂正回路１７，１８はマイ
クロ命令の訂正を行うと、信号線１０５，１０６　を介
してゲート２１，２２に“１”を出力するので、ゲート
２１，２２から制御記憶１，２のライトストローブ端子
（ＷＳ）に“１”が出力される。よって、制御記憶１，
２では１ビットエラー訂正回路１７，１８で訂正された
マイクロ命令の書込みが行われる。

【００３４】同時に、ゲート２１，２２からの反転値が
“０”となるので、アンドゲート１９，２０から読出し
レジスタホールド信号線１０１，１０２　を介して読出
しレジスタ１３，１４に“０”が出力される。よって、
読出しレジスタ１３，１４にも１ビットエラー訂正回路
１７，１８で訂正されたマイクロ命令がセレクタ１１，
１２を介してセットされる。

【００３５】１ビットエラー訂正回路１７，１８で訂正
されて読出しレジスタ１３，１４にセットされたマイク
ロ命令が１ビットエラー検出回路１５，１６でチェック
されたときに、１ビットエラー検出回路１５，１６で１
ビットエラーが検出されなければ、読出しレジスタホー
ルド信号線１０１，１０２　および１ビットエラー検出
信号線１０３，１０４　上の信号がすべて“０”となる
。よって、アドレスレジスタ３，４のアドレスによって
制御記憶１，２に対するスキャンチェックが再開される
。

【００３６】上述したように、本発明の一実施例では従
来例のようにアドレスレジスタを共用していないので、
スキャンチェック実行中に制御記憶１，２のうち一方か
ら読出したマイクロ命令に１ビットエラーがあっても、
他方の制御記憶１，２ではスキャンチェックが停止され
ずにそのまま実行される。よって、他の制御記憶１，２
における１ビットエラーの検出に影響されることなくス
キャンチェックを行うことができるので、スキャンチェ
ックに要する時間を短縮することができる。

【００３７】次に、制御記憶１，２のスキャンチェック
実行中に、制御記憶１から読出されたマイクロ命令に１
ビットエラーが検出された場合について、図１を用いて
説明する。

【００３８】読出しレジスタ１３から出力されたマイク
ロ命令に１ビットエラーがあることを１ビットエラー検
出回路１５が検出すると、１ビットエラー検出回路１５
は１ビットエラー検出信号線１０３　に“１”を出力し
てアドレスレジスタ３，５と読出しレジスタ１３とを夫
々ホールドする。このとき同時に、１ビットエラー検出
回路１５は１ビットエラー訂正回路１７に訂正信号を出
力する。

【００３９】１ビットエラー訂正回路１７では１ビット
エラー検出回路１５からの訂正信号が入力されると、１
ビットエラーを含むマイクロ命令からＥＣＣコードにし
たがってシンドロームを生成し、そのシンドロームを用
いて１ビットエラーを訂正する。

【００４０】１ビットエラー訂正回路１７は訂正したマ
イクロ命令を信号線１０７　を介して制御記憶１および
読出しレジスタ１３に送出する。同時に、１ビットエラ
ー訂正回路１７は信号線１０５　に“１”を出力し、訂
正したマイクロ命令を制御記憶１に書込むとともに、読
出しレジスタ１３にセットする。

【００４１】１ビットエラー訂正回路１７で訂正されて
読出しレジスタ１３にセットされたマイクロ命令が１ビ
ットエラー検出回路１５でチェックされたときに、１ビ
ットエラー検出回路１５で１ビットエラーが検出されな
ければ、読出しレジスタホールド信号線１０１　および
１ビットエラー検出信号線１０３　上の信号がすべて“
０”となる。よって、アドレスレジスタ３に格納された
次アドレスによって制御記憶１に対するスキャンチェッ
クが再開される。

【００４２】この間、１ビットエラーが検出されなかっ
た制御記憶２のスキャンチェックは、制御記憶１の訂正
動作とは無関係に独立して実行される。

【００４３】制御記憶２のスキャンチェックで１ビット
エラーが検出された場合にも、上述の処理動作と同様に
、制御記憶２のスキャンチェックが再開されるまでの間
、１ビットエラーが検出されなかった制御記憶１のスキ
ャンチェックは、制御記憶２の訂正動作とは無関係に独
立して実行される。

【００４４】このように、制御記憶１，２に夫々個別に
アドレスを供給し、制御記憶１，２各々のスキャンチェ
ックを独立に実行するようにすることによって、他の制
御記憶１，２における１ビットエラーの検出に影響され
ることなくスキャンチェックを行うことができ、スキャ
ンチェックに要する時間を短縮することができる。

【００４５】

【発明の効果】以上説明したように本発明によれば、複
数の制御記憶に夫々個別にアドレスを供給し、複数の制
御記憶各々のスキャンチェックを独立に実行するように
することによって、スキャンチェックに要する時間を短
縮することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】従来例の構成を示すブロック図である。

【符号の説明】

１，２　　制御記憶 ３〜６　　アドレスレジスタ ７，８　　カウンタ ９〜１２　　セレクタ １３，１４　　読出しレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の記憶手段各々に対応して設けられ、
   前記記憶手段に連続するアドレスを順次供給する複数の
   アドレス供給手段と、複数の記憶手段各々に対応して設
   けられ、前記アドレス供給手段からの前記アドレスによ
   り前記記憶手段の内容を１番地ずつ順次読出して１ビッ
   トエラーの検出を行う複数のスキャンチェック手段とを
   含むことを特徴とする記憶装置。