JPH0373014B2

JPH0373014B2 -

Info

Publication number: JPH0373014B2
Application number: JP60071674A
Authority: JP
Inventors: Shohei Ito; Koichi Inoe; Noryuki Toyoki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-04-04
Filing date: 1985-04-04
Publication date: 1991-11-20
Also published as: JPS61246854A

Description

【発明の詳細な説明】〔概要〕記憶装置中の異なるアドレスの複数個のデータ
をまとめてECCビツトを付加し、１ワード構成
としたものでは、ECCビツトによつて修正不可
能なエラーが発生した場合、訂正のためワード中
の１つのデータを正しいデータで部分書き込み
し、ECCビツトをとり直すと、ワード中の全デ
ータとECCビツトとが整合し、残りのデータの
エラー修復ができなくなる。このため、修正不可
能なエラーの後で１つのデータが正しく部分書き
込みされた事実をフラグで表示し、正しい方のデ
ータを識別可能にする。

〔産業上の利用分野〕

本発明は、記憶装置におけるエラー処理方式に
関するものであり、特に別々にアドレス可能な２
個のデータを１つの単位としてECCビツトを付
加したワード構成の記憶装置におけるエラー処理
方式に関する。

〔従来の技術〕

一般に記憶装置では、データの信頼性を高める
ため、ECCビツトを付加し、１ビツトエラーが
発生した場合、自動的に修正できるようにしてい
る。

ところで記憶装置の構成上、アクセスデータ単
位にくらべて記憶装置のワード幅が大きい場合、
１ワードに複数個のアクセスデータ単位が含まれ
る場合がある。このような場合、１個のアクセス
データ単位ごとにECCビツトを生成し付加する
と、記憶装置が許容できるワードの幅を超過して
しまうことがある。このため、２個のアクセスデ
ータ単位を対象にECCビツトを生成し、付加し
て、全体を１ワードとして扱うようにした記憶装
置も用いられている。

第３図は、このような従来の記憶装置のデータ
構成を示したもので、図において、３０は処理装
置、３１は記憶装置、３２はワード、３３は
EVENデータ、３４はODDデータ、３５はECC
ビツトを表している。

記憶装置３１に対するデータの読み書き単位は
ワードである。

ワード３２は、EVENデータとODDデータと
ECCデータとで構成される。しかし、記憶装置
３１に対するアクセス元との間のデータ転送の幅
はハーフワード分であり、処理装置からの１回の
アクセス要求でアドレス指定されたEVENデー
タあるいはODDデータの一方のみが転送される。

第４図は、このような従来の記憶装置の具体的
な構成例を示したもので、図において、４１はメ
モリ、４２はストア・データ・レジスタSDR、
４３はECC作成回路、４４はフエツチ・デー
タ・レジスタFDR、４５はECC修正回路、４６
はセレクタを示す。

読み出し動作と書き込み動作は、次の通りであ
る。

読み出し動作処理装置から読み出し要求が行われたとき、リ
ード・リクエストとアドレスとが記憶装置へ送ら
れる。

記憶装置では、アドレスに対応するメモリ４１
の記憶域からワード・データを読み出し、フエツ
チ・データ・レジスタFDR４４にセツトする。

FDR４４のデータは、次にECC修正回路４５
でECCチエツクされ、エラーなしあるいは修正
可能なデータ・エラーが検出された場合には修正
してから、正しいデータがリード・データとして
処理装置へ転送される。

しかし、修正不可能なデータ・エラーが検出さ
れた場合には、エラー信号が処理装置へ送出され
る。

書き込み動作処理装置から書き込み要求が行われたとき、ス
トア・リクエストとアドレスとストア・データと
が記憶装置へ送られる。

記憶装置では、読み出し動作のときと同様に、
アドレスに対応するメモリ４１の記憶域からワー
ド・データを読み出し、フエツチ・データ・レジ
スタFDR４４にセツトする。

さらにECC修正回路４５でデータ・エラーの
ECCチエツクを行い、エラーがあれば修正して、
セレクタ４６の入力へリード・データとして送
る。

他方、処理装置から送られてきたストア・デー
タはセレクタ４６の他の入力へ与えられる。セレ
クタ４６は、アドレスの一部により制御され、た
とえばODDデータが指定されている場合には、
ストア・データをSDR４２のODD領域に転送し、
そしてリード・データ中のEVENデータを同じ
SDR４２のEVEN領域に転送する。このように
してSDR４２には、ストア・データがODDか
EVENかにしたがつて、メモリ中の以前のスト
ア・データとは反対側のEVENかODDのデータ
を選択して部分書き込み（Partial Write）用デ
ータが合成される。

次にこの部分書き込み用データは、SDR４２
からメモリ４１のアドレス指定されている領域へ
転送され、書き込まれる。

〔発明が解決しようとする問題点〕

従来の記憶装置では、たとえば処理装置から
EVEN側のデータに対する読み出し要求があつ
て、その読み出しワード・データから、ECC修
正回路４５によつて修正可能なエラー（たとえば
２ビツトエラー）が検出された場合には、そのエ
ラー状態の修復が不可能になるという問題があつ
た。

すなわち、一般に修正可能なデータ・エラーが
存在する場合、そのアドレスに正しいデータをス
トアし、そのデータ域を正当化する方法がとられ
る。そこでたとえば上記の例では、処理装置から
EVEN側のストア・データを送つたとき、実際
には、第１図のａに××で示すように、ODD側
のデータに修正不可能なエラーが存在していた場
合には、第１図のｂに示すように、EVEN側の
NEWデータと、ODD側のエラー・データとの組
み合わせとなり、このワードのエラー状態は修復
されない。

しかしそれにもかかわらず、このとき行われる
部分書き込みで、ECC作成回路４３により、エ
ラーのODDデータを含むワード全体について
ECCビツトが作成されるため、ECCチエツク上
では、以後このワードはエラーがないものとして
扱われることになる。

〔問題点を解決するための手段〕

本発明は、修正不可能なエラーが検出された後
の修復のために行われるデータ・ストアにより、
ECCビツトが無エラーを表示するように作成さ
れても、このような状態が発生していたことを以
後、データごとに設けたフラグで識別可能にする
ものである。

第１図は、本発明の原理を例示的に示す説明図
でる。図のａ，ｂにおいて、１は記憶装置内のワ
ード、２はEVENデータ領域、３はODDデータ
領域、４はEVENエラー・フラグ（UEE）、５は
ODDエラー・フラグ（UBO）、６はECCビツト
領域を表している。

EVENエラー・フラグ４およびODDエラー・
フラグ５は、本発明により設けられたエラー制御
情報であり、EVENおよびODDのいずれのエラ
ー・フラグも、正常では図ａに示すようにクリア
されており、修正不可能なエラーが検出された後
にデータ・ストアが行われたときには図ｂに示す
ように、ストアされた側のフラグ（図示の例では
EVENエラー・フラグ）をオン（＝“１”）にセ
ツトする。これにより、ストアされていない残り
の側のデータ（図示の例ではODDデータ）が無
効であることを識別可能にする。

〔作用〕

情報処理装置からのアクセス要求により記憶装
置が読み出したECCによつては修正できないエ
ラーが検出されたとき、情報処理装置にエラーが
通知される。その後情報処理装置から正しいデー
タをストアする処理が行われたとき、部分書き込
みのため、そのワードはエラー・データを含む状
態でECCビツトと整合をとられ、ECC上は正当
なデータとなるが、エラー制御情報のEVENエ
ラー・フラグおよびODDエラー・フラグを用い
て、エラー・データの可能性のある側のデータを
指示し、そのデータの読み出しを禁止することが
できる。

〔実施例〕

第２図は、本発明の１実施例による記憶装置の
構成を示す。

図において、２１はメモリ、２２はストア・デ
ータ・レジスタSDR、２３はECC作成回路、２
４はフエツチ・データ・レジスタFDR、２５は
ECC修正回路、２６はセレクタ、２７はエラ
ー・フラグ設定回路、２８はエラー制御回路、
EVENはEVENデータ、ODDはODDデータ、
UEEはEVENエラー・フラグ、UEOはODDエラ
ー・フラグ、ECCはECCビツトを表す。

なお第２図における２１ないし２６の構成要素
は、第４図に示されている４１ないし４６の構成
要素に対応し、基本的には同一の機能を果たして
いる。

データの書き込み動作の際、ストア・データ・
レジスタSDR２２において、エラー・フラグ設
定回路２７は、ストア・データにEVENエラ
ー・フラグ（以後UEEで示す）およびODDエラ
ー・フラグ（以後UEOで示す）を設定する。

エラー・フラグ設定回路２７は、ストア・リク
エスト信号と、EVEN／ODDのアドレス情報と、
部分書き込みのためにメモリ２１から読み出した
ワードについてECC修正回路２５がECC修正不
可能を検出したときのエラー信号とにより、
UEEあるいはUEOに“１”を設定する。

すなわち、エラー・フラグ設定回路２７は、書
き込み先のワードからECC修正不可能を示すエ
ラー信号が出力されない限り、UEE＝UEO＝０
が設定される。しかし、ECC修正不可能のエラ
ーを含むワードに対する部分書き込みの場合、た
とえばEVENデータの書き込みの場合には、
UEE＝１、UEO＝０が設定される。

このようにして、ECC修正不可能のエラーを
含むワードには、（UEE＝１、UEO＝０）あるい
は（UEE＝０、UEO＝１）が設定され、また
ECC作成回路２３によつて作成されて整合性の
あるECCビツトが設定されてメモリ２１に書き
込まれる次に、メモリ２１からのデータの読み出し動作
の場合には、エラー制御回路２８は、フエツチ・
データ・レジスタFDR２４中のデータUEEおよ
びUEOのフラグを調べ、（UEE＝１、UEO＝０）
あるいは（UEE＝０、UEO＝１）を検出したと
き、エラー・フラグの値が“０”の側のデータの
読み出しを禁止するよう、ECC修正回路２５に
通知する。

たとえば、（UEE＝１、UEO＝０）の場合、
EVENデータの読み出しは許可されるが、ODD
データの読み出しは許可されない。

なお、上述した実施例では、メモリ内のワード
に含まれるアドレス可能なデータの個数を２個と
したが、本発明は、４個あるいは８個など任意複
数個の場合について適用できることは明らかであ
る。ただしこの場合、それらのデータの個数に合
つたビツト数のエラー・フラグを用いる必要があ
る。

〔発明の効果〕

本発明によれば、ワード中に複数個のアドレス
可能なデータを含む構成の記憶装置において、
ECCによる修正が不可能なエラーが検出された
場合のエラー修復が可能となり、また一部にエラ
ー・データを含む場合の読み出しデータの有効性
判別が可能となり、信頼性の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明
の１実施例装置の構成図、第３図は記憶装置のデ
ータ構成図、第４図は従来の記憶装置の構成図で
ある。第１図において、１はワード、２はEVENデ
ータ領域、３はODDデータ・領域、４はEVEN
エラー・フラグ、５はODDエラー・フラグ、６
はECCビツト領域を表している。

Claims

【特許請求の範囲】１各ワードが個々にアドレス可能な複数個のデ
ータと、これらの複数個のデータを一括して作成
したECCビツトとを含むワード構成の記憶装置
において、上記各ワードごとに、ワード内の複数個のデー
タのそれぞれに対応づけて複数個のエラー・フラ
グを設け、記憶装置から読み出したワードにECCビツト
によつては修正不可能なエラーが検出された場合
に、エラー修復のため当該ワード内の１個ないし
複数個のデータを正しく部分書き込みする際、部
分書き込みを行つたデータに対応するエラー・フ
ラグをオンに設定しておき、データ読み出しの際には上記複数個のエラー・
フラグに基づいてデータの有効、無効を識別する
ことを特徴とするエラー処理方式。