JPS6120166A - メモリ・システムのエラー検出方法 - Google Patents

メモリ・システムのエラー検出方法

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JPS6120166A
JPS6120166A JP60081511A JP8151185A JPS6120166A JP S6120166 A JPS6120166 A JP S6120166A JP 60081511 A JP60081511 A JP 60081511A JP 8151185 A JP8151185 A JP 8151185A JP S6120166 A JPS6120166 A JP S6120166A
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stuck
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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  • General Physics & Mathematics (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラー・ピットを検出することに係り、更に詳
細に説明すれば所与の符号のエラー検出能力をその符号
化ピットの数を増加することなく、拡充することに係る
。
〔開示の概要〕
本発明は、１エラー訂正／２エラー検出（ＳＥＣ／ＤＥ
Ｄ）符号を利用したメモリ・システムにおいて、２ビッ
ト・エラーが検出された各メモリ・ワードのアドレスを
記録しておき、該アドレスと１ビット・エラーが検出さ
れた各メモリ・ワードのブトレスとを比較し、両アドレ
スの一致を検出したとき、３ピツト・エラーの警告信号
を発生Ｘと比較される。もし、ステップ１０で、両ワー
ドが等し２ければ、Ｘと訂正済みの再補数化ワードは両
者ともに正しい。もしこれらのワードが等しくなければ
、その一方が正しい。但し、追加の情報が与えられない
限り、どちらのワードが正しいかを決定することはでき
ず、従ってこのエラーは回復不能である。
以下の表は、２重の縮退（固定）故障が修復されないま
まに放置され且つ３重故障が修復されるという仮定の下
で、発生することが予想される３重の縮退故障までのす
べての組合せを示したものである。各事例には記号が付
されており、これ罠より図面中の出口点との関係が明ら
かにされている。
・エラーを誤壕って指手する蓋然性が大きい、というこ
とである。
本発明はこのような問題を解決するために創案されたも
ので、ＳＥＣ／ＤＥＤ符号を利用するにも拘わらず、３
ビット・エラーの検出が可能なメモリ・システムを提供
することを目的としている。
〔問題点を解決するための手段〕
本発明によれば、ＳＥＣ／ＤＢＤ符号及び補数化／再補
数化論理を使用し、２重故障に遭遇するたびにそのメモ
リ・アドレスを通知することによって、２重故障のマツ
プ（ディレクトリ）が確立される。また、ＳＥＣ／ＤＢ
Ｄ符号によって明白な１ビット・エラーが検出されるた
びにこのマツプを検査することにより、ＳＥＣ／ＤＥＤ
符号のエラー検出能力を３重故障の検出１で拡充するこ
とができる。もしマツプによって指示された２ビット・
エラー位置で明白な１ビット・エラーが生ずるならば、
３ビット・エラーが通知され、そして補数化／再補数化
論理及びＥＣＣ論理を使用しく７） てこの３ビット・エラーを訂正することができるか否か
を決定するために追加の論理が使用される。
〔実施例〕
図面を参照するに、ステップ１でメモリ（図示せず）か
らワードを取出すたびに、このワードはステップ２で周
知のＥＣＣ論理によってテストされる。このテストの結
果、ゼロ・シンドローム（取出されたワードが正しいこ
とを指示）、無効な偶数シンドローム（２ピツト・エラ
ー又はそれより多い偶数ビット・エラーを指示）又は奇
数シンドロームのいずれかが得られる。奇数シンドロー
ムは、有効であるか（取出されたワード中の訂正可能な
１ビット・エラーであると信じられるものを指示）又は
無効であるか（ワード中に存在しない位置を指示）のい
ずれかである。偶数シンドローム及び無効な奇数シンド
ロームは訂正動作を伴なわないから、これらのシンドロ
ームはステップ３で補数化／再補数化（Ｃ７０，Ｃ）手
順を呼出す。
この補数化／再補数化手順は、取出されたワード中のす
べてのビットを反転（補数化）し、該反転したワードを
メモリ中の元のアドレスに書戻し、これを再びメモリか
ら取出し、そのすべてのビットを再び反転（再補数化）
する店ともに５該再反転したワードをステップ４でＥＣ
Ｃ論理によってテストする。発見された縮退故障（正し
い状態が縮退状態と反対であるようなもの）はこの手順
によって除去されるが、隠れた縮退故障及び間欠故障は
再補数化ワード中のエラーとして顕在化してくる。再補
数化ワードをＥＣＣ論理でテストすると、ゼロ・シンド
ローム（再補数化ワードが正しいことを指示）、有効な
奇数シンドローム（再補数化ワードが訂正可能な１ビッ
ト・エラーを含むことを指示）、或いは無効な偶数又は
奇数シンドローム（再補数化ワードが正しくないことを
指示）のいずれかが得られる。この量後の場合には、エ
ラー・ビットは回復不能である。
前述の説明は図面の右上部に関連するものであり、そこ
に表記された事例Ａ、Ｃ，Ｅ、Ｆ、Ｈ１Ｊ、Ｌ、Ｍ、Ｒ
，、Ｓ及びＵは下記の表に示されている。前述の説明は
、従来技術に関連するものである。
図面の左側は、取出シンドロームが有効であるが正しく
ない可能性が存在する場合に、本発明に従って取られる
複数の追加ステップを示している。
もし、ステップ５において、複数の縮退故障を含むこと
が知られているか又はその疑いがあるアドレスからワー
ドが到来するならば、ステップ６においてこのワードを
訂正するために有効な取出シンドロームが使用され、そ
の結果がＸとして保存される。次いで、ステップ７で補
数化／再補数化（Ｃ７０，Ｃ）手順が呼出され、そして
ステップ８で再補数化されたワードがＥＣＣ論理によっ
てテストされる。もし補数化／再補数化ンンドロームが
ゼロであれば、再補数化ワードは正しいワードである。
もし補数化／再補数化ノンドロームが偶数シンドローム
又は無効な奇数シンドロームであれば、Ｘが正しいワー
ドである。もし補数化／再補数化シンドロームが有効で
あれば、ステップ９で再補数化ワードの訂正が行なわれ
、その結果がＸと比較される。もし、ステップ１０で、
両ワードが等し７ければ、Ｘと訂正済みの再補数化ワー
ドは両者ともに正しい。もしこれらのワードが等しくな
ければ、その一方が正しい。但し、追加の情報が与えら
れない限り、どちらのワードが正しいかを決定すること
はできず、従ってこのエラーは回復不能である。
以下の表は、２重の縮退（固定）故障が修復されないま
まに放置され且つ３重故障が修復されるという仮定の下
で、発生することが予想される３重の縮退故障までのす
べての組合せを示したものである。各事例には記号が付
されており、これにより図面中の出口点との関係が明ら
かにされている。
カウント　　活　　　動 ＡＯＯＯＯＯ ＢＯＯＯＩＩ　　　　訂正 Ｃ００Ｏ２２訂正不能 Ｄ　　１　　１　　０　　０　　１　　　訂正ｌ０１０
０ Ｆ１１０１２　　　訂正不能 ＧＩＯＩＩＩ　　　　訂正 Ｎ２２００２　　　訂正不能 Ｉ２１１０１　　　　訂正 に２２０１３　　　　誤訂正 Ｌ　　　　　　　　　　　　　　　　　　　訂正不能Ｍ
２１１１２　　　訂正不能 Ｎ２０２１１　　　　訂正 ＯＫ １　　　訂正　　　ＯＫ ２　　訂正不能　回復不能 ０　　　訂正　　　ＯＫ ＯＫ １　　　訂正　　　ＯＫ ２　　訂正不能　　ＯＫ Ｏ訂正　　　ＯＫ １　　　訂正　　　ＯＫ ＯＫ １　　　訂正　　回復不能 １　　　訂正　　　ＯＫ ２　　訂正不能　回復不能 ３　　誤訂正　回復不能 訂正不能　　０Ｋ Ｑ３３００３　　　　誤訂正 Ｒ・　　　　　　　　　　　　　　　　　　　　訂正不
能８３２１０２　　　訂正不能 Ｔ３　　　１　　　２　　　０　　　１　　　　訂正Ｕ
３　　　０　　　３　　　　ｏ　　　　□０　　　訂正
　　　ＯＫ Ｏ訂正　　　ＯＫ １　　　訂正　　　ＯＫ ２　　訂正不能　　ＯＫ Ｋ 畢終結果の欄に示すとおり、２重の縮退故障を修復せず
に放置しても、誤訂正が行なわれることはない。事実、
間欠エラーが存在しなければ、２重の縮退故障を修復せ
ずに放置することに起因するような、回復不能なエラー
は全く存在しないのである。
前記の表において、「発見された故障」とは、正しいデ
ータ状態が実際の縮退故障の状態に反対であるようなも
のである。また、「隠れた故障」とは、正しいデータ状
態が縮退故障の状態と同じであるようなものである。同
一のワード中にあるビット・エラーは、誤訂正又は無効
シンドローム（訂正不能）のいずれかを生せしめること
がある。
この点については、前記の表に示した事例に、Ｌ・；Ｎ
、Ｐ　ｉＱ、Ｒ１を参照されたい。
本発明の手順は、追伸のメモリ・アクセスを必要とする
。補数化／再補数化手順が呼出される場合、これは追加
の２書込サイクル及び１絞取サイクルを必要とする。前
記の表から明らかなように、ＥＣＣ論理による誤訂正は
、１つのワード中に多重の縮退故障が存在する場合にの
み生じうる。不要な補数化／再補数化サイクルを減少さ
せ、ひいては追加のメモリ・ローディングを畢小眼にす
るためには、２重の縮退故障を含むことが判っているア
ドレスにおいて明らかに訂正可能な１ビット・エラーが
検出された場合にのみ、補数化／再補数化手順を呼出す
ことが９捷しい（もちろん、これに加えて図面のステッ
プ３でも補数化／再補数化手順を呼出すことが必要であ
るが、これは従来技術に該当する部分である。）。この
ようなアドレスは、従来技術の補数化／再補数化技法を
使用する２ピツト・エラー回復の付属物として、オン・
ライン式に容易に識別することができる。すべての縮退
ビットの正確なカウントを得るには、メモリから取出さ
れた元のワードと再補数化され■つメモリから再び取出
されたワードの排他的ＯＲ。
演算を行なうとともに、その演算結果における１の数を
カウントすればよい。この情報は、２つの縮退故障を含
むことが知られているメモリの部分をマークするために
、図面のステップ１２で使用することができる。ここで
注意すべきは、図面中の出口点Ｂ、Ｄ及びＧは２回現わ
れるということである（ステップ５；ステップ８及び１
０）。しかしながら、ステップ５においてこれらの出口
点が現われるのは１ビット・エラー゛がメモリの成る部
分に最初に現われる場合であり、これに対し、ステップ
８及び１０においてこれらの出口点が現われるのは２重
の縮退故障を含むものとして（ステップ５）で以前に検
出されたメモリの部分に１ビット・エラーが現われる場
合である。
２重の縮退故障を含むメモリ位置のマツプ（ディレクト
リ）は、各メモリ・ブロックごとにそれぞれ１ビツトを
使用することによって維持することができる。メモリ・
ブロックの大きさを適切に選べば、このマツプのための
オーバヘッドをメモリ・アレイ空間の０１チ以下に押え
ることができる。大型のシステムについては、適切なブ
ロックの大きさけ１論理ライン、すなわちメモリからの
１転送学位である。２重縮退故障のアドレスを保持する
このマツプは図面のステップ５で参照され、（］４） またステップ１１で縮退ビットをカランｔ・するととに
よって２つの縮退エラーが検出される場合に、ステップ
Ｉ２の出力１３によって更新されるのである。
ここで注意すべきは、２重の縮退故障を安全に許容しう
るということは、必ずしも２重故障を含む大多数のワー
ドが許容されることを意味しない、ということである。
このため、２重の縮退故障を含むワードの数についてス
レッショルドを設定シ、これを超えると計画された修復
を行なわしめるようにすることがやましい。このように
すると、既に２重の縮退故障を含むワードに間欠エラー
が現われて回復不能なエラーを生せしめることが少な　
　　　″くなる。
エラーからの保護を一層確実にするためには、新たに発
生した縮退故障が１以上のワードにおける既存の縮退故
障と整列すると吉があるきいう点に注意しなければなら
ない。この点をＡ頭に置くと、２つの整列チップが受持
つすべてのワードをアクセスするために成るワードで２
重の縮退故障が畢初に認識される場合、景新の縮退故障
の発生とともに（マツプにまだ記録されていない）２重
縮退状態におちいるような他のすべてのワードを識別す
ることが望ましい。この手順を利用すると、記録されて
いない２重縮退故障に伴なう間欠エラーの誤訂正（表中
の事例Ｋ）を防ぐことができる。
本発明の実現に必要な余分のノ・−ドウエアは、Ｘを保
持するためのレジスタと、補数化／再補数化装菅の出力
から得られる再補数化され且つ訂正されたワードをＸと
比較するための比較装置であるにすぎない。大型のシス
テムでは、このようなレジスタや比較装置゛は、メモリ
・コントローラの診断機構中に既に設けられていること
が多い。小型のシステムでは、ハードウェアを節約する
ためにソフトウェアに多くの作業を行なわしめるように
することができる。
成る場合には、既知の２ビット・エラーのマツプを、前
述のように１論理ラインごとに１ビツトを保持するアレ
イとして実現するのではなく、比較的小型で低速の連想
メモリとして実現するのが望ましい。複数のメモリ・ワ
ードを論理ラインと呼ばれるグループ単位でアクセスす
るような大型システムについては、この連想メモリはそ
の探索フィールドにライン・アドレスと同数のピットを
有することになろう（たとえば、３２Ｍバイトの基本メ
モリ・モジュールは１２８バイト長の論理ラインを２５
６に個含むから、そのライン・アドレスは１８ビツト巾
である。）。この場合の出力フィールドは、２重故障を
有することが判っている少くとも１つのワードが当該論
理ラインに含まれていることを指示する゛ヒツト″ライ
ン出力と、当該論理ライン中のどのワードが２重故障を
有することが判っているかを指示するゼロ、４又は１６
ビツト出力とから成る。ゼロ・ピット出力が得られた場
合の論理は、前述のものと同じである（すなわち、もし
１ビット・エラーに遭遇したならば、補数化／再補数化
手順を遂行する。）。４ビツト出力が得られた場合、こ
れらのピットは当該論理ライン中のワードのうち２重故
障を有する成るワードの論理ライン内ワード位置を符号
化形式で指示し、そしてこれらの４ピツトは４ピット比
較回路において転送すべきワードを指定するダブルワー
ド識別子（ＤＷＩＤ）と比較される。もし両者の一致が
検出され、そして転送ワード中で明白な１ビット・エラ
ーに遭遇するならば、これは図面の流れ図に従って補数
化／再補数化サイクルを開始すべきことを指示する。こ
の場合、１論理ラインあたり１つの２重故障ワードだけ
を許容することができるにすぎないので、このようなワ
ードが２以上発生する場合には割振りを解除しなければ
ならない。一方、１６ビツト出力が得られた場合、その
各ピットは当該論理ライン中の各ワードに関連しており
、関連するワードにおいて２重故障が以前に検出された
ことを指示する。この場合は、１論理ラインあたり任意
の数の２重故障ワードを許容することができる。
前述の″ヒツビ′ライン出力は、補数化／再補数化手順
の必要性を予測して、メモリの補数化／再補数化サイク
ルを開始させるために使用することができる。もし論理
ラインのすべてのワードが通常のように転送されるなら
ば、２重故障を有する論理ラインに対するアクセスのう
ち約３／４は補数化／再補数化ザイクルを必要とするこ
とになろう。ＦＣＣ論理が１ビット・エラー又は２ビッ
ト・エラーを発見するのを待つことなく、補数化−書込
サイクルを直ちに開始することが有利であろう。
ここで注意すべきは、連想メモリは必ずしも大規模には
ならない、ということである。というのは、故障の整列
は、その殆んどが割振りの解除、スペアの活用又は他の
救済方法を適用することによって、畢終的に取除かれて
しまうからである。
また連想メモリは、メモリのアクセス通路と直列に置か
れていないから、メモリのアレイより高速である必要は
ない。
〔発明の効果〕
以上詳述したように、本発明によれば、】エラー訂正／
２エラー検出符号を使用するにも拘わらず、３ビット・
エラーを検出することができるので、実用的には極めて
有利である。
【図面の簡単な説明】
図面は本発明の３ビット・エラー検出方法を示す論理流
れ図である。

Claims (1)

  1. 【特許請求の範囲】 メモリの各アドレスに１エラー訂正及び２エラー検出符
    号を含むメモリ・ワードをそれぞれ記憶し、各アドレス
    から取出されたメモリ・ワードをエラー検出及び訂正論
    理によって検査するようにしたメモリ・システムにおい
    て、 前記メモリから取出されたメモリ・ワードのうち、前記
    エラー検出及び訂正論理によって２ビット・エラーを検
    出されたメモリ・ワードのアドレスを記憶するための手
    段と、 該アドレス記憶手段に記憶されたアドレスを一方の入力
    に受取るためのアドレス比較手段と、前記メモリから取
    出されたメモリ・ワードのうち、前記エラー検出及び訂
    正論理によって１ビット・エラーを検出されたメモリ・
    ワードのアドレスを前記アドレス比較手段の他方の入力
    へ加えるための手段とを備え、 前記アドレス比較手段はその両入力のアドレスが一致す
    るとき、３ビット・エラーの警告信号を発生するように
    構成されている、メモリ・システム。
JP60081511A 1984-06-29 1985-04-18 メモリ・システムのエラー検出方法 Granted JPS6120166A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US626275 1984-06-29
US06/626,275 US4604751A (en) 1984-06-29 1984-06-29 Error logging memory system for avoiding miscorrection of triple errors

Publications (2)

Publication Number Publication Date
JPS6120166A true JPS6120166A (ja) 1986-01-28
JPH0417535B2 JPH0417535B2 (ja) 1992-03-26

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ID=24509703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60081511A Granted JPS6120166A (ja) 1984-06-29 1985-04-18 メモリ・システムのエラー検出方法

Country Status (4)

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US (1) US4604751A (ja)
EP (1) EP0166217B1 (ja)
JP (1) JPS6120166A (ja)
DE (1) DE3584859D1 (ja)

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