JP2519286B2 - アドレス・ライン・テスト方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は情報取扱いシステムに係り、更に詳しくは、
情報取扱いシステム中のメモリ・システムのアドレス・
ラインの障害を検出する方法に関する。

B.従来技術 米国特許第4369511号には半導体メモリのテスト・シ
ステムが記載されている。このテスト・システムでは、
パターン発生器でアドレスが発生され、このアドレスに
よつて読み出されたデータと期待すべき値のデータとが
比較される。また、ブロツク・マスク・メモリが用いら
れ、このブロツク・マスク・メモリからアドレスの一部
分によつてブロツク・マスク・データが読み出され、こ
のブロツク・マスク・データによつて比較器での比較操
作が禁止されるようになつている。

米国特許第4404519号にはLSIのメモリ・アレイ内に記
憶されたデータをテストする方法及び装置が記載されて
いる。

米国特許第4429389号にはテスト・パターン・アドレ
ス発生器が記載され、このテスト・パターン・アドレス
発生器は特殊なアドレス・パターンを発生し、このアド
レス・パターンにより（他の）アドレス発生器が補数化
されてからインクレメントされるという一連の補数化及
びインクレメント操作がなされ、その結果、ICメモリの
行駆動と列駆動との全ての組合わせについてのテストが
行なわれる。

米国特許第4559626号には、メモリに記憶されている
データと比較するためのデータ・パターンを記憶する内
部メモリを備えたテスト装置が記載されている。このテ
スト装置では、メモリと内部メモリとの夫々から読み出
されたパターンが互いに比較される。

従来のメモリ・アドレス・テスト方法では、順々に増
加していくパターンやアドレスの如き単一のデータが、
最低位アドレスから始まつて最高位アドレスで終了する
ように各メモリ位置に記憶される。次いで、各メモリ位
置の内容が読み出されて比較され、他のメモリ位置への
重ね書き込みが無つたかどうかが検証される。次に、同
一パターンあるいは逆（相補型）のパターンが最高位ア
ドレスから降順で最低位アドレスのメモリ位置へと書き
込まれる。アドレス・ラインの障害はパリテイ・チエツ
ク、あるいは、メモリ・アレイから読み出したデータ・
パターンと期待されるデータ・パターンとの比較によつ
て検査される。アドレス・ラインの障害をテストするこ
の方法はメモリ・アレイ中のデータ障害の大きな部分を
も検査する。前述の従来技術の各米国特許は、この種の
メモリ・テスト方法を採用している。

この種のメモリ・テスト方法では、例えば256メガハ
イトのような大容量メモリのテストに要する時間は非常
に膨大である。例えば、256メガバイトのメモリ・シス
テムをテストするのに要する時間は１時間48分32秒とな
る。

C.発明が解決しようとする問題点 本発明の目的は簡単で能率的なアドレス・ラインの障
害のテスト方法を提供することである。

D.問題点を解決するための手段 前記目的を達成するため、本発明のテスト方法は、 オール・ゼロあるいはオール・１の如き簡単なパター
ンでよい第１のビツト・パターンを、テスト・オン状態
のビツトを含むアドレス中に第１のメモリ・ワードとし
て書き込むステツプと、 オール・１あるいはオール・ゼロの如き、前記第１の
ビツト・パターンとは全く異なる第２のビツト・パター
ンを、テスト・オフ状態のビツトを含む前記アドレスと
は異なる他のアドレス中に第２のメモリ・ワードとして
書込むステツプと、 前記２つのアドレスの夫々からデータを読み出し、こ
れらデータを互いに比較して、アドレス・ラインの永続
誤り発生の状態を示すビツト誤りが所定数存在するか否
かを検証するステツプと、 全てのアドレス・ラインのテストが完了するまでアド
レス内の各ビツトについて前述のステツプを繰り返すス
テツプと、 前記第１のビツト・パターンをテスト・オフ状態のビ
ツトを含むアドレス中に第２のメモリ・ワードとして書
込み、前記第２のビツト・パターンをテスト・オン状態
のビツトを含むアドレス中に第１のメモリ・ワードとし
て書込み、永続誤りの発生を検証するために前記両アド
レスからの読出し及び比較を行い、メモリ・システム中
の各カードの全アドレス・ラインについてのテストが完
了するまでアドレス中の各ビツトについて再び前述の各
ステップを繰返すステツプと、 を含んでいる。

本発明のテスト方法はデータ量への依存性を可能な限
り除去しており、前述のような従来方法では１時間48分
32秒を要した場合において、１秒程度しか要しない。本
発明のようなアドレス指定テスト（アドレス・ライン・
テスト）を成功させるためには、全く異なるビツト・パ
ター（第１のビツト・パターンに対する第２のビツト・
パターン）が用いられなければならない。このようなビ
ツト・パターンを用いたアドレス・ライン・テストは通
常のシステム操作と同時進行的に実行され得る。

本発明のテスト方法では、データ（ビツト・パター
ン）は１ビツトだけ相違する２つのアドレス位置に書込
まれた後に読出されて閉隠される。本発明のテスト方法
は前出の米国特許第4369511号のテスト・システムのよ
うな第２のメモリを用いていない。前出の米国特許第43
69511号はテスト・メモリ（第２のメモリ）を要する点
において本発明と全く相違している。

また、前出の米国特許第4404519号のテスト方法も本
発明のアドレス・ライン・テスト方法と全く相違してい
る。

また、前出の米国特許第4429389号及び第4559626号
も、２経路のテストによつてアドレス・ライン中の各ヒ
ツトが別々にテストされるものではなく、本発明と全く
相違している。

本発明では、全く異なる２つのデータ（例えばオール
・ゼロとオール・１という２つの全く異なるビツト・パ
ターンのことである。）を、 a.現在テスト対象としている特定のアドレスと、 b.もしアドレス・ラインの障害が発生していればデータ
が誤つて記憶されてしまうことになるであろうアドレス
（即ち、前項ａの特定のアドレスの特定の１ビツトが反
転してしまつているアドレス）と、 の夫々に記憶させるのである。

E.実施例 以下、本発明を図面に基づいて更に詳細に説明する。

第４図に示す情報取扱いシステムはメモリ制御プロセ
ツサ10及びメモリ・システム12を有し、これらはデー
タ、アドレス、エラー及び制御ライン14で接続されてい
る。このような情報取扱いシステムでは、メモリ・アレ
イのアドレス指定を正しく行なわせるためにメモリ・シ
ステム中のアドレス・ラインを適切にテストする必要が
ある。

プロセツサ10及びメモリ・システム12はどのような構
成のものでもよく、例えば、プロセツサ10は内部にメモ
リ・システムを有するIBMシステム370、あるいは、キヤ
ツシユ・メモリ・システム12あるいは直接アクセス・メ
モリ装置（DASD）を制御するように利用されるメモリ・
サブ・システムを有するIBMシステム3880であつてもよ
い。

第1A図及び第1B図には典型的な構成のメモリ・カード
16が示され、メモリ・カード16内では、バツフア20、2
2、及び24とメモリ・アレイ26a、26b、26c、及び26dと
の間のアドレス・ラインがテストされる。カード16は１
組の双方向ドライバ（BI−DI）28を含み、このBI−DI28
はカード16の上あるいは外のデータの転送を取扱う。制
御ラインは制御ブロツク18に接続され、制御ブロツク18
はカード16中のメモリ・アレイ26a、26b、26c、及び26d
の読み出し、書き込み、イネーブル、テスト、アドレス
指定、及びカード選択についての制御を行う。

第３図は大容量メモリ・システムの典型的なアドレス
・バス構造を示し、このバスは24ビツトを有し、この24
ビツト中には各カードに共通に接続される20ビツトのア
ドレス位置とカード選択用の４ビツトが含まれている。
したがつて、各々が100万のアドレス指定可能なメモリ
位置を有する16枚のカードを設けることが可能である。

本発明の一実施例が第1A図乃至第1E図のフローチヤー
トに示されている。

アドレス・ラインのテストを行なうときは、適宜な要
求がメモリ制御プロセツサ10に送られ、次いで、メモリ
制御プロセツサ10はアドレスの第１ビツトを１にセツト
して活動アドレス・ラインとすることによりアドレス・
ライン・テストを開始する。次にオール・ゼロのような
第１のビツト・パターンを前記活動アドレス・ラインに
つながるメモリ位置に記憶させる。

処理の各ステツプでは、パリテイ・チエツクのような
通常のハード・ウエア・エラー・チエツクが実行され、
実行中のアドレス・ライン・テストを禁止させ得るよう
なアドレス・ライン・テストとは無関係の他の障害が発
生しないようにしている。次に、前記第１のビツト・パ
ターンとは全く異なるビツト・パターン（最も異なるビ
ツト・パターン）が非活動アドレス・ラインにつながる
メモリ位置に記憶される。

例えば、オール・１という第２のビツト・パターンが
アドレス０に記憶されてもよい。ここで、活動アドレス
・ライン（テストしようとしているアドレス・ラインの
こと。）及びテスト状態のビツトはアドレス中の低位桁
位置であるとする。

第３図において、低位桁位置はビツト23の位置であ
る。ビツト23はオンにすると、活動アドレス・ライン位
置はアドレス１となり、非活動アドレス・ライン位置は
アドレス０となる。再び、前述のように、ハード・ウエ
ア・エラー訂正は実行する。ハード・ウエア・エラーが
どこのステツプで発生しても、テストは、エラー発生の
原因を示す分離コードにより、終了する。

次に、メモリ・システム中のエラー訂正回路が使用禁
止となり、活動及び非活動のアドレス・ライン（につな
がるメモリ位置）に記憶されたデータが読み出されて互
いに比較される。データはビツト毎に比較されて誤り状
態のデータ・ビツトの総数が決定される。

システムが検出及び訂正することのできるデータ・ビ
ツト・エラーについての許容可能な所定数が設定されて
いる。データ・ビツト・エラーの数がこのように所定数
を超過すると、アドレス・ラインの障害発生が表示さ
れ、適当な誤りコードによつてテストが終了する。好ま
しい実施例では、１カード当り６個の誤りの発生につい
ては許容され、アドレス・ライン誤りの発生の表示を行
なわれない。

全アドレス・ラインのテストが完了するまで、活動ア
ドレス・ラインを次のビツトとするようにアドレスを増
分しながらテストが繰返される。これらのステップは、
特定のカードの記憶アドレスの全アドレス・ビツトにつ
いてのテストが完了するまで、繰返される。次のカード
をテストするには、アドレス中の高位桁のカード選択ビ
ツトが変更されるだけで、低位の20桁のビツトについて
は前述と同様のステツプを繰返される。

メモリ・システム中の全アドレス・ラインについて、
以上のような第１パスが完了した後、第２パスが次に行
なわれる。第２パスでは、活動アドレス・ラインが低位
桁アドレス・ビツトに再びセツトされ、オール・ゼロの
ような第２のビツト・パターン（データ）が非活動アド
レス・ライン位置であるアドレス０内に記憶され、第１
パスでは非活動アドレス・ライン位置に記憶されていた
ビツト・パターンが今度は活動アドレス・ライン位置に
記憶され、例えばオール１のビツト・パターンがアドレ
ス１に記憶される。第１パスのときと同様に、パリテイ
・チエツクのようなハードウエア・エラー・チエツクが
行なわれる。

第１パスと同様に、２つのアドレスに記憶されたデー
タ（ビツト・パターン）が読み出されて互いにビツト毎
に比較され、誤りビツトの数が計数され、その数が許容
可能で訂正可能な予め決められた数を超過するか否かが
決定される。超過するときには、テストは障害のあるア
ドレス・ラインを示して終了する。

全アドレス・ラインのテストが完了するまで、次のア
ドレス・ビツトが活動アドレス・ビツト位置となり、第
２パスのテストがそのような次の活動アドレス・ビツト
位置に対して実行される。

第２パス中でも、アドレス中の全アドレス・ビツトの
テストが完了するまで、同様のステツプが繰返される。

このように本発明によれば、第１パスのテストに加え
て第２パスのテストが行われるが、その効果は下記の例
を見れば一層理解できよう。即ち、或る１本のアドレス
・ライン、例えば「１」への書き込みが他のアドレス・
ライン「０」へも書き込みを生じてしまうが、他のアド
レス・ライン「０」への書き込みは或るアドレス・ライ
ン「１」への書き込みを生じないような故障モードの例
である。

先ず第１パスのテストにおいて、例えば全て０という
データ・パターンを第１のアドレス・ライン（第３図の
ビツト位置23）が１となるようなアドレス「・・001」
に書き込む。しかしそのアドレス・ラインの上述の故障
により、全て０というデータ・パターンがそのアドレス
・ラインが０となるようなアドレス「・・000」のとこ
ろにも書き込まれてしまう。それから全て１というデー
タ・パターンをアドレス・ラインが０となる同じアドレ
ス「・・000」のところに書き込む。これはそのアドレ
ス・ラインが０となるところのデータを書換えて１にす
るが、この故障モードの場合はアドレス・ライン１のデ
ータ・パターンは書換えない筈である。その結果、その
データがアドレス「・・000」及び「・・001」から読み
出され、夫々既に書き込んだ期待すべきデータと比較さ
れるが、データは見かけ上正しいという結果が出て故障
は露出されない。同様にして、次のアドレス・ライン
（第３図のビツト位置22）がテストされ、その後他のア
ドレス・ラインがテストされる。いずれのアドレス・ラ
インについても同じ正しいという結果が生じ故障は検出
されない。

次に第２パスのテストにおいて、全て０というデータ
・パターンを第１のアドレス・ライン（第３図のビツト
位置23）が０となるようなアドレス「・・000」に書き
込む。それから全て１というデータ・パターンをアドレ
ス・ラインが１となる同じアドレス「・・001」のとこ
ろに書き込む。しかしそのアドレス・ラインの上述の故
障により、全て１というデータ・パターンがそのアドレ
ス・ラインが０となるようなアドレス「・・000」のと
ころにも書き込まれてしまう。そのアドレス「・・00
0」のところから読み出されたデータ・パターンは既に
書き込んだ期待すべきデータ・パターン、即ち全て０で
はなく、全て１というデータ・パターンとなって、比較
一致が生じず、アドレス・ラインの故障が検出される。

このように、本発明では、第１パスのテストだけでは
検出されないアドレス・ラインの故障が検出される。

アドレス中の高位桁のカード選択ビツトにつながるア
ドレス・ラインについては、上述のアドレス・ラインの
テストに先立つて、テストされる。

許容可能なデータ・ビツト・エラーの数はメモリ・シ
ステムのエラー訂正能力と各メモリ・カード上の代替メ
モリ・チツプの数に依存する。例えば、二重ビツト訂正
が行なわれるとすれば、許容可能なデータ・ビツト・エ
ラーの数は３である。

また、本発明のアドレス・ライン・テスト方法が有効
なのは、許容可能なデータ・ビツト・エラーの数よりも
多数のメモリ・チツプにアドレス・ラインがつながつて
いるようなメモリ・システムである。

【図面の簡単な説明】

第1A図、第1B図、第1C図、第1D図、及び第1E図は夫々本
発明のテスト方法の一実施例を示すフロチヤート、 第2A図及び第2B図は夫々前記実施例が適用されるメモリ
・カードの内部構造を示すブロツク図、 第３図は前記実施例が適用されるアドレス・ラインのビ
ツト構造を示すブロツク図、 第４図は前記実施例が適用されるメモリ・システムとメ
モリ制御プロセツサとの接続関係を示すブロツク図であ
る。

フロントページの続き (72)発明者 レイモンド・ロニー・パーソンズ アメリカ合衆国アリゾナ州ツーソン、イ ースト・バーンズ・ストリート4009番地 (56)参考文献 特開 昭57−69599（ＪＰ，Ａ) 特開 昭61−137300（ＪＰ，Ａ) 特開 昭56−51678（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アドレスラインの欠陥を検出するアドレス
   ラインテスト方法であって、 アドレス指定を構成するアドレスビット群のうち、特定
   の一つの桁のみを他の桁に対して反転させた第一のアド
   レスビット群により特定される第一のアドレスに第一の
   ビット列を格納するステップと、 上記第一のアドレスビット群に係わる上記特定の一つの
   桁を反転させない第二のアドレスビット群により特定さ
   れる第二のアドレスに上記第一のビット列と異なった第
   二のビット列を格納するステップと、 上記第一のアドレスに格納された第一のデータと、上記
   第二のアドレスに格納された第二のデータとを読み出す
   ステップと、 上記第一のデータを表すビット列と、上記第二のデータ
   を表すビット列との間のビットエラーの数を検出するス
   テップと、 上記第二のアドレスに上記第一のビット列を格納するス
   テップと、 上記第一のアドレスに上記第二のビット列を格納するス
   テップと、 上記第一のアドレスに格納された第三のデータと、上記
   第二のアドレスに格納された第四のデータとを読み出す
   ステップと、 上記第三のデータを表すビット列と、上記第四のデータ
   を表すビット列との間のビットエラーの数を検出するス
   テップと、を具備し、 上記アドレスビット群の全ての桁を上記特定の一つの桁
   として以上のステップを行う、アドレスラインテスト方
   法。
2. 【請求項２】前記第二のビット列は前記第一のビット列
   の全ての桁に係わるビットが反転していることを特徴と
   する、請求項１のアドレスラインテスト方法。
3. 【請求項３】前記ビットエラーの数が各カードについて
   一定の数値以上となったときにアドレスラインの異常を
   判定する、請求項１のアドレスラインテスト方法。