JPH0312757A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、誤り訂正機能を有する記憶装置に用いられる
メモリカードに関し、特に、記憶装置の半導体、記憶素
子の障害時に於けるチップ切替え手段である付加記憶素
子としてのメモリカードの診断制御構成に関する。

［従来の技術］ 近年、コンピュータシステムの信頼度向上のため主記憶
装置の制御において所謂５ＥＣ−ＤＥＤ方式が採用され
ており、今後、固定単一ビット障害を。

システム運用中に放置することなくシステム運用を、ス
トップせずに当該障害ビットの除去を代替えビットへ移
行させることが課題となってきている。

ところで、従来の記憶装置では、単一ビット障害が発生
した際には、ＥＣＣによって障害時のアドレス情報とビ
ット位置情報とを一時保持回路に登録すると共に、シス
テム全般のサービス支援を行う、サービスプロセッサ（
ＳＶＰ）に通知を行い、保持回路上の情報を転送して、
ｓｖｐ内の記憶に登録しておく。そして、定期保持時に
保守員によってこれらＳＶＰ内の１ビット障害時の履歴
情報を採集し、記憶装置の電源を遮断し障害ビットに対
応するメモリカードの交換を行って対処している。

［発明が解決しようとする問題点］ ところが、此の様な対応では、２４時間運転等のシステ
ムでは、仮に１ビット固定障害の存在のまま運転が継続
され、データ系の共通制御回路あるいは記憶部で障害ビ
ットと同じワード線上にある他のビット（記憶素子）で
間欠的に１ビット障害が発生すると、複数ビット障害と
なり、この結果、システムダウンに波及する恐れがある
。

本命発明の目的は１ビット固定障害が検出された時点で
代替えビット（記憶素子）に切り替えることができるメ
モリカードを提供することにある。

［問題点を解決するための手段］ 本発明によれば、誤り訂正機能を有する記憶装置に用い
られるメモリカードにおいて、第１〜第Ｎ　（Ｎ２２の
整数）の記憶素子と付加記憶素子とがＮ＋１ビット構成
のアレイに配列され、該アレイにアドレス信号及びタイ
ミング信号を供給する第１の供給手段と、Ｎビットの書
込みデータを前記第１〜第Ｎの記憶素子に供給する第２
の供給手段と、前記書込みデータが供給されるとともに
前記アドレス信号の一部がアドレスビット信号として供
給され、前記書込みデータとアドレスビット信号のうち
いずれかを選択して選択ビット信号を前記付加記憶素子
に与える第１の選択手段と、前記第１〜第Ｎの記憶素子
からの第１〜第Ｎの読出ビットと前記付加記憶素子から
の付加読出ビットとが与えられ、該第１〜第Ｎの読出ビ
ット信号と前記付加読出ビット信号とのうちいずれを選
択して読み出しデータとして出力する第２の選択手段と
、前記選択ビット信号と前記付加読出ビット信号が与え
られ、該選択ビットと前記付加読出ビットとを比較して
同一かどうかを判定して判定信号を出力する比較手段と
を有することを特徴とするメモリカードが得られる。

［実施例コ 以下本発明について実施例によって説明する。

第１図を参照して、１−１．・・・、１−　（Ｎ＋１）
は、データの記憶保持機能を有する記憶素子群であり、
特に、記憶素子１−　（Ｎ＋１）は記憶素子１−１．・
・・、１−Ｎに固定障害が発生した場合に。

当該固定障害が発生した記憶素子を論理的に切り離して
１代替えビットとして置換される付加ビット記憶素子で
ある。

２−１・・・、２−Ｎは論理制御部（図示せず）より供
給される書込データのビット情報であり、これらビット
情報２−１．・・・、２−Ｎは各々対応する記憶素子１
−１・・・、１−Ｎの書込データビンに印加されると共
に第１選択回路５に印加される。

なお、３及び４はそれぞれ記憶素子群１−１・・・１−
（Ｎ＋１）に印加されるアドレス情報及び動作タイミン
グ信号である。

６−１・・・、６−（Ｎ＋１）は記憶素子１，１・・・
１−　（Ｎ＋１）から出力される読出データのビット情
報であり、これらビット情報６−１．・・・、６（Ｎ＋
１）は第２選択回路群７−１・・・　７−Ｎの一方の入
力に印加される。８−１・・・　８−Ｎはそれぞれ第２
選゛択回路７−１・・・、７−Ｎの出力であり、論理制
御部へ転送されるメモリカードからの読出データビット
情報となる。

９−１・・・、９−Ｎはそれぞれデコーダ回路１０の出
力であり、これら出力９−１・・・、９−Ｎは選択回路
７−１．・・・、７−Ｎの切り替え信号となる。

１１は第１選択回路５の出力信号であり、付加ビット記
憶素子１−（Ｎ＋１）への書込データビット信号である
。１２は、論理制御部より印加され。

当該カード（メモリカード）に搭載されている記憶素子
１−１．・・・、１−Ｎの内の障害ビットを指定する障
害ビット指定信号である。

１３は、−時保持回路であり、障害ビット指定信号１２
を記憶する。１４は一時保持回路１３の出力信号であり
、第１選択回路５の入力として印加される書込データの
内障害ビットと対応する書込データビットを付加記憶素
子１−（Ｎ＋１）への書込データとして切り替えて、転
送するための。

切り替え信号となると共に、デコーダ回路１０の入力に
印加される。１５は論理制御部より印加される制御信号
で、デコーダ回路１０のイネーブル信号となる。即ち、
イネーブル信号１５が論理値“１“となれば、出力信号
１４のビット情報に従いデコーダ回路１０は出力９−Ｌ
、・・・、９−Ｎのいずれかを出力し、一方、イネーブ
ル信号１５が論理値“０″となれば、出力９−１．・・
・、９−Ｎは全て論理値“０°となる。

１６は、論理的にはアドレス信号３と同一であり付加記
憶素子１−　（Ｎ＋１）へ印加されるアドレス信号の任
意の一部（１ビット）である。この１ビット信号１６は
第１選択回路５の他の入力に印加される。

１７は論理制御部より転送される切り替え信号であり、
この切替信号１７は第１選択回路５に印加される。切り
替え信号１７の論理値が“０“であれば、第１選択回路
５の出力には１ビット信号１６が転送される。一方、切
り替え信号１７の論理値が“１”であれば、出力信号１
４のビット情報に従った書込みデータのビット情報２−
１．・・・２−Ｈの内、対応する書込データビットが第
１選択回路５の出力に転送される。１９は、付加記憶素
子１−（Ｎ＋１）の書込データと、読出データとをそれ
ぞれ入力とし、論理制御部より転送されるストローブ信
号１８に依って、これら入力の比較一致を行う比較−数
回路であり、その比較結果を比較結果信号２０として論
理制御部へ転送する。

ここで、上述の構成のメモリカードが記憶装置において
運用されており、仮りに記憶素子１−１が固定単一ビッ
ト障害となった場合９代替付加ビット記憶素子ｌ　（Ｎ
＋１）へ切り替える切り替え動作について、説明する。

まず、障害が無い状態での動作の場合、論理制御部から
の制御信号１５及び切り替え信号１７が論理値“０”と
され印加される。この状態では。

メモリカードが読出書込み動作を実行している際。

付加記憶素子１−　（Ｎ＋１）においては２診断動作が
実行されている。即ち、書込データとしてアクセスされ
ているアドレス信号の内の予め定めた１ビットが印加さ
れ、付加記憶素子１−　（Ｎ＋１）はこの１ビット情報
を書込データとして書込み。

一方、読出し動作時にはアクセスされたアドレスから当
該情報が読出される。この読出データと。

書込データは比較−数回路１９へ与えられ、読出動作時
に論理制御部よりストローブ信号１９が転送される様に
しておく。

上述の状態では、付加記憶素子１　（Ｎ＋１）は他の記
憶素子群１−１．・・・、１−Ｎが書込動作を実行して
いる際には付加記憶素子１−（Ｎ＋１）も書込動作を実
行し、その時の書込データとしては予め定められた信号
の内の１ビットの情報が印加されている。

一方、他の記憶素子群１−１．・・・、１−Ｎが読出動
作をを実行している際には、付加記憶素子１（Ｎ＋１）
も同様に動作しており、比較−数回路１９において、付
加記憶素子１−（Ｎ＋１）の診断実行がなされている。

この比較結果は前述のように比較結果信号２０に依り、
論理制御部へ報告される。即ち１通常動作においては１
代替用付加記憶素子１−（Ｎ＋１）はメモリカードにア
クセスされた番地に対して予め定めたアドレス情報の１
ビットを診断データとして書込み、読出し動作が実施さ
れた際３診断検査を行い、予め代替付加記憶素子１−　
（Ｎ＋１）の正常性を検査している。この検査結果は、
論理制御部に転送され、論理制御部はこの検査結果に基
づいてメモリカードを監視する。

従って論理制御においては、当該メモリカードの付加記
憶素子１−　（Ｎ＋１）に障害が無い状態で、他の記憶
素子１−１．・・・、１−Ｎに固定単一ビット障害があ
れば、当該障害記憶素子を付加記憶素子１−（Ｎ＋１）
に切替える事が可能となる。

一方付加記憶素子１−（Ｎ＋１）で障害がある場合には
、切替えは、不可となる。

次に切替え動作について説明する。

先ず、論理制御部から制御信号１５及び切り替え信号１
７の論理値をそれぞれ“０″及び“１″として印加し、
且つ障害ビット指定信号１２として記憶素子１−１に対
応する情報がメモリカードに印加される。その後論理制
御部は記憶素子１−１に付与されている全アドレス空間
を再書込、読出動作にして、遂時アドレスを昇順して読
出し。

この読出しデータを誤り訂正回路（図示せず）へ印加し
て障害ビットの情報を訂正する。なお、この読出動作の
場合には１本メモリカード上の記憶素子１−１．・・・
、１−Ｎの記憶情報がそれぞれ第２選択回路７−１．・
・・、７−Ｎを経て、論理制御部へ送られる（即ち、デ
コーダ回路１０においてイネーブル信号１５の論理値が
“０“となっているため、第２選択回路はそれぞれ読出
データのビット情報６−１．・・・、６−Ｎを出力する
。

一方、再書込動作を行っている際、アクセスアドレスの
読出データは、誤り訂正回路を経て、再び５ＥＣ−ＤＥ
Ｄ符号が付与されて、メモリカードに書き込まれる。こ
のため、記憶素子１−１に対するビットの誤りは、訂正
され、第１選択回路５の出力は書込みデータのビット情
報２−１に対応するビット情報として出力される。即ち
、記憶素子１−１の障害ビットは付加記憶素子１−（Ｎ
＋１）へ書き込まれることになる。

このような再書込、読出動作を記憶素子の全アドレス空
間について実行すれば、記憶素子１−１の全記憶情報は
、付加記憶素子１−（Ｎ＋１）へ訂正されて、書込まれ
る。従って、障害ビットは実質的にメモリカード上から
切り離されることになり、その後の動作としては、読出
データビットの置換は記憶素子１−１の出力データを論
理制御部へ転送するのではなく、記憶素子１−　（Ｎ＋
１）からの読出データを記憶素子１−１の読出データと
して転送するようにイネーブル信号１５を論理値“１”
　並びにストローブ信号１８の論理値を“０”として印
加すれば、論理制御部に対しては通電の運用と同じ読出
データを転送する事が可能となる。

［発明の効果］ 以上説明したように１本発明では、メモリカード内に１
代替用記憶素子を付加すると共に、当該記憶素子の診断
制御回路を備えており、装置当りの記憶素子の固定障害
時における切替用記憶素子を多く備えることが可能であ
り、且つ、切替え前にこれら記憶素子の診断が可能であ
るため、装置あるいはシステムの信頼度を向上させるこ
とができるという効果がある。

回路。

【図面の簡単な説明】

第１図は１本発明によるメモリカードの一実施例の論理
構成図である。

Claims (1)

【特許請求の範囲】
1. １、誤り訂正機能を有する記憶装置に用いられるメモリ
   カードにおいて、第１〜第Ｎ（Ｎ≧２の整数）の記憶素
   子と付加記憶素子とがＮ＋１ビット構成のアレイに配列
   され、該アレイにアドレス信号及びタイミング信号を供
   給する第１の供給手段と、Ｎビットの書込みデータを前
   記第１〜第Ｎの記憶素子に供給する第２の供給手段と、
   前記書込みデータが供給されるとともに前記アドレス信
   号の一部がアドレスビット信号として供給され、前記書
   込みデータとアドレスビット信号のうちいずれかを選択
   して選択ビット信号を前記付加記憶素子に与える第１の
   選択手段と、前記第１〜第Ｎの記憶素子からの第１〜第
   Ｎの読出ビットと前記付加記憶素子からの付加読出ビッ
   トが与えられ、該第１〜第Ｎの読出ビット信号と前記付
   加読出ビット信号とのうちいずれを選択して読み出しデ
   ータとして出力する第２の選択手段と、前記選択ビット
   信号と前記付加読出ビット信号が与えられ、該選択ビッ
   トと前記付加読出ビットとを比較して同一かどうかを判
   定して判定信号を出力する比較手段とを有することを特
   徴とするメモリカード。