JPS62280945A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 複数のメモリ・ユニットを搭載するメモリ・カードにメ
モリ・カード情報レジスタ及び実装スロット位置設定手
段を設けると共に、各メモリ・ユニットに対応して、有
効フラグ、割付アドレス・レジスタを設け、中央処理装
置が各メモリ・カードのメモリ・カード情報を読み取り
、各メモリ・ユニットの割付アドレスを設定し、設定し
た割付アドレスを対応する割付アドレス・レジスタに書
き込む。また、この際、中央処理装置は、メモリ・ユニ
ットの割付アドレスと実装スロット位置との関係を示す
割付アドレス・テーブルを自己のローカル・メモリ等に
格納し、エラーが検出された場合、割付アドレス・テー
ブルを参照して、どのメモリ・カードのどのメモリ・ユ
ニットにエラーが発生したかを調べる。更に、エラーが
発生したメモリ・ユニットに対応した有効フラグをオフ
にして当該メモリ・ユニットをシステムから切り離し、
メモリ・ユニットに対する割付アドレスを設定し直し、
再設定した割付アドレスを対応する割付アドレス・レジ
スタに書き込む。

〔産業上の利用分野〕

本発明は、メモリ・システムに関するものである。

〔従来の技術〕

従来、中央処理装置に接続される複数のメモリ・カード
からなるメモリ・システムは、（ａｌ　　追加メモリ・
カードの増設が比較的容易である。

（ｂ）　　異なる種類のメモリカードを混在できる。

（Ｃ）　　メモリ・セレクトまでの時間が早い。

等の利点から、第９図のように構成される場合があった
。第９図において、ＭＣＩないしＭＣ３はメモリ・カー
ド、１−１ないし１−３はメモリ・ユニット、２−１な
いし２−２は加算器、３−１ないし３−３は比較器、４
−１ないし４−３は割付アドレス伝達手段、５−１ない
し５−３は容量値保持手段、２０はアドレス・バス、２
１はメモリ・ユニットに入力されるアドレス下位部分、
２２は割付アドレスと比較されるアドレス上位部分、３
０はデータ・バス、４０は中央処理装置をそれぞれ示し
ている。なお、ＭＣｉは第ｉ番目のメモリ・カードＭＣ
を表しており、１−ｉは第ｉ番目のメモリ・ユニット１
を表している。他も同様である。メモリ・ユニットとは
、同一のアドレスが割付けられているメモリ素子群であ
り、データ転送幅が３９ビツトの場合、３９個（又はそ
の自然　５数倍）のメモリ素子群が一つのメモリ・ユニ
ットを構成する。また、割付アドレスとは、送出された
アドレスと比較して一致した時にメモリ・ユニットがセ
レクトされるような当該メモリ・ユニット固有のアドレ
ス値である。

例として、メモリ・カードＭＣＩのメモリ・ユニッ）、
１−１及び１−２の容量をそれぞれ４ＭＷ。

メモリ・カードＭＣ２のメモリ１−１の容量をＩＭＷ、
メモリ・カードＭＣ３のメモリ・ユニット１−１ないし
１−３の容量をそれぞれ２５６ＫＷとする。また、アド
レス・バス２０のビット数は２６ビツト、データ・バス
３０のビット数は３９ビツトとする。

アドレス・バス２０は、各メモリ・カードＭＣｉ　　（
ｉ＝１．　２・・・）に入力され、メモリ・カードＭＣ
ｉ内で上位ビットはメモリ・ユニット２−ｊ（ｊ＝１．
２・・・）の選択を目的とするコンベア・アドレスと、
選択されたメモリ・ユニットを構成するメモリ素子のア
ドレス・ピンに入力されるユニット内アドレスとに分け
られる。

例えばメモリ・カードＭＣＩのメモリ・ユニット１−１
及び１−２が３９個のメモリ素子で構成されているとす
ると、メモリ素子には下位２２ビツトのアドレスが入力
される。なお、実際には、通常ダイナミック・メモリは
ＲＯＷアドレスとＣＯＬＵＭＮアドレスが異なるタイミ
ングでマルチプレクスされて入力される。そして残り４
ビツトが加算器２−１及び２−２によって生成される割
付アドレス値と比較され、−敗すれば比較器３−１又は
３−２の出力がオンになり、メモリ・ユニット１−１又
は１−２が選択される。メモリ・ユニット容量値保持手
段５−ｉには、メモリ・ユニット容量値が示す数値が格
納されている。例えば第１０図のような数値である。

メモリ・カードＭＣＩの場合、加算器１−１により割付
アドレス伝達手段４−１上のアドレスと容量値保持手段
５−１の内容とが加算され、加算結果が割付アドレス伝
達手段４−２上に乗せられる。そして、加算器２−２に
より割付アドレス伝達手段４−２のアドレス（これはメ
モリ・ユニット１−２の割付アドレスに等しい）と、メ
モリ・ユニット１−２の容量値を示す容量値保持手段５
−２の内容とが加算され、加算結果がメモリ・カードＭ
Ｃ２の割付アドレス伝達手段アドレス４−１上に乗せら
れる。

それぞれのメモリ・カードＭＣｉの最終段の加算器の出
力は、次のメモリ・カードＭＣｉ＋１の初段の加算器の
入力へバックパネル布線を通して入力される。このため
、メモリ・カードＭＣの増設は、メモリ・カードのスロ
ットの端から順に隣合わせに行われ、最初のメモリ・カ
ードＭＣＩの初段の加算器２−１に入力される割付アド
レス伝達手段４−１にはバックパネル上でａｌｌ“０”
が乗せられる。

第９図において各加算器により生成される割付アドレス
値は第１）図のようになる。

メモリ・カードＭＣ２のメモリ・ユニット１−１の場合
、３９個のＩＭＷのメモリ素子で構成されているので、
メモリ素子にアドレス・バスの下位２０ビツトが入力さ
れ、上位６ビツトがメモリ・カードＭＣＩの加算器２−
２が生成した割付アドレス値と比較され、−敗すればメ
モリ・ユニット１−１が選択され、アクセスされる。メ
モリ・カードＭＣ３でも同様な動作が行われる。

〔解決しようとする問題点〕

第９図のようなメモリ・カード構成のシステムにおいて
、メモリ・データにエラーがあり、その時のエラー・ア
ドレス２６ビツトのうち上位８ビツトが００１００１０
１　　（２進）であったとする。

システム保守者は、エラーの起きた不良メモリ・カード
及びその中の不良メモリ・ユニットを探すために、メモ
リ・システム全体の構成を知り、第１）図のような割付
アドレス・テーブルを作成しなくてはならない。ここで
注意すべきことは、同じエラー・アドレス値でもメモリ
・システムのカード構成により不良メモリ・ユニットの
位置が異なってくることである。例えば第９図のような
構成では、３枚目のメモリ・カードＭＣ３の２段目のメ
モリ・ユニットが不良メモリ・ユニットであるが、 １枚目−ＩＭＷのメモリ・ユニット４個２枚目−ＩＭＷ
のメモリ・ユニット４個３枚目−２５６ＫＷのメモリ・
ユニット３個４枚目−２５６ＫＷのメモリ・ユニット４
個のようなカード構成の場合は、４枚目のメモリ・カー
ドＭＣ４の３段目のメモリ・ユニット１−３が不良と言
うことになる。

システム保守者は以上のような不良メモリ検出作業をす
べて手作業で行なわれなければならない。

何故なら、第９図のようなシステム構成では、中央処理
装置４が各メモリ・カードの構成を知ることが出来ず、
ソフトウェアは何も出来ないからである。

更に、第９図のようなシステム構成では、オペレーティ
ング・システムへはメモリ容量が自動的に通知されず、
ソフトウェアのシステム作成時にオペレータが入力しな
くてはならない。このため、不良メモリ・カードを除い
た再動作時にも新しいメモリ容量を入力してオペレーテ
ング・システムに知らせなければならないと言う手間も
存在する。

更に、第９図のようなメモリ・カード構成のシステムで
は、メモリ・ユニット当りの容量値が異なるようなメモ
リ・カードを混在させようとする場合には、必ずその容
量値が大きいメモリ・カードから順に実装しなければな
らない。このことが守られないと次のような不具合が生
ずる。いま、第９図においてメモリ・カードをＭＣ３，
ＭＣ２゜ＭＣＩの順に実装したとすると、各加算器によ
り生成される割付アドレス値は第１２図に示すようにな
る。所で、各メモリ・カードに入力されるアドレス２６
ビツトのうち、上述した［コンベア・アドレス」と「ユ
ニット内アドレス」の配分は、メモリ・ユニットの容量
により異なり、第１３図のようになる。例えば、ユニッ
ト容量がＩＭＷであるメモリ・カードＭＣ２の場合は、
送出されて来た２６ビツトのアドレスのうち上位６ビツ
トのみが、割付アドレスと比較され、当該メモリ・カー
ドＭＣ２の何れのメモリ・ユニットがセレクトされたか
否か判定する。所が第１２図のような割付けであると、
送出アドレスの上位８ビツトが例えば ０００００００１　　（２進） の場合、メモリ・カードＭＣ３のメモリ・ユニット１−
２、メモリ・カードＭＣ２のメモリ・ユニット１−１及
びメモリ・カードＭＣＩのメモリ・ユニット１−１の三
つが同時にセレクトされてしまう。第１）図のような割
付けでは、このようなことが起こらない。

メモリ・カードは容量値が大きいメモリ・カードから順
に実装しなければならないと言う規則に従って、メモリ
・カード用に用意されているスロットに隙間な（実装し
なければならない。従って、例えば５枚のメモリ・カー
ドが実装されているとき３枚目のメモリ・カードに不良
が発生し、取り除きたい場合、取り除いたあとで４枚目
のメモリ・カードをその位置に、５枚目のメモリ・カー
ドを元の４枚目のメモリ・カード位置に移し換えなけれ
ばならない。また、メモリ・カードは容量値が大きいメ
モリ・カードから順に実装しなければならないと言う規
則に関連して、例えばユニット容量が２５６ＫＷのメモ
リ・カード３枚が実装されているシステムにおいて、新
たにユニット容量がＩＭＷのメモリ・カードを増設する
場合、１枚目のメモリ・カードを外して４枚目の位置に
移し、空いた位置に増設メモリ・カードを１枚目として
実装しなければならない。

容量値の大きいメモリ・カードから順に実装しなければ
ならないこと、不良メモリが検出された時に不良メモリ
・カードを取外して正常メモリ・カードの移し換えを行
わなければならないこと及び増設メモリ・カードの実装
を行う場合に実装済みのメモリ・カードの移し換えを行
わなければならないことは、大変に不便である。

更に、第９図のような方式であると、メモリ・カードの
実装位置によって、各メモリ・ユニットに対応するアド
レスが固定的に割付けられる。所で、一般に拡張性を考
慮して作られたシステムにおいては、当初に実装される
メモリ容量に対して物理アドレス空間は非常に大きく取
っである場合が多い。例えば中央処理装置のアドレス生
成機能の試験においては、実際に生成したアドレスに対
応するメモリ領域（生成したアドレスに１対１に対応し
た）にデータが正しくライト／リード出来るか否かを判
定する。最も簡単な例としては、メモリに対してアドレ
ス値そのものをデータと、してアドレスＯ番地から実装
メモリ上限まで連続してライトして置き、再びＯ番地に
戻ってライトされているデータをリードして、その時の
アドレス値に等しいか否かを比較すれば、アドレス生成
機能の試験が出来る。゛例えば、アドレス０００１０１
）　（２進）番地にそのアドレスをデータとしてリード
／ライトするとき、１００１０１）が読まれたとすれば
、この場合のアドレスの最上位ビットが常に“１”が出
力されるような故障を起こしている可能性が高いことが
判る。

従来の方式のようにアドレスが固定的に割付けられてい
ると、実際に実装されているメモリの上限までしか行え
ず、中央処理装置が出せる最大のアドレスまでのアドレ
ス生成機能を試験することが出来ない。

本発明はこのような点に鑑みて創作されたものであって
、 第１の目的は、システム保守者が不良メモリのカード実
装位置やメモリ・ユニット実装位置、不良メモリ素子の
実装位置を容易に検出でき、不良メモリ・カードの不良
メモリ素子を敏速に交換できるメモリ・システムを提供
することにあり、第２の目的は、システム保守者が不良
メモリを取り外すことなくソフトウェアが自動的に不良
メモリを含む最小限のメモリ・ユニットをソフト的に切
り離し、正常なメモリのみで動作を再開できるメモリ・
システムを提供することにあり、第３の目的は、異なる
種類のメモリ・カードを混在させる場合、メモリ・カー
ドの実装順の制限を無くし得るメモリ・システムを提供
することにあり、 第４の目的は、メモリ・カードの増設や不良メモリの除
去の際、他のメモリ・カードの移動の手間を無くし得る
メモリ・システムを提供することにあり、 第５の目的は、中央処理装置ｐアドレス生成機能のテス
ト時、実装されているメモリ容量以上のアドレスに対し
ても、実際にリード／ライト出来るメモリ・システムを
提供することにある。

Ｃ問題点を解決するための手段〕 第１図は本発明の原理図である。メモリ・カードＭＣの
中には１個又は複数個のメモリ・ユニットｌが搭載され
ている。各メモリ・ユニット１に対応して、ＡＮＤゲー
トＧ、有効フラグＡ、比較器３及び割付アドレス・レジ
スタ６が設けられている。ＡＮＤゲートＧが論理「１」
を出力すると、対応するメモリ・ユニット１がアクセス
可能となる。有効フラグＡの値は中央処理装置４０によ
って書替え可能である。比較器３は、対応する割付アド
レス・レジスタ６の内容と中央処理装置４０の送出した
コンベア・アドレスとを比較し、両者が一致した時に論
理「１」を出力する。割付アドレス・レジスタ６は中央
処理装置４０によってリード／ライト可能である。メモ
リ・カード情報レジスタ５には、メモリ・ユニットの個
数及びメモリ・ユニットの容量値を示す情報が格納され
ている。図示の例で各メモリ・ユニット１の容量値がＩ
ＭＷであるとすると、メモリ・カード情報レジスタ５に
は、ＩＭＷのメモリ・ユニットが２枚実装されていると
言う情報が格納されている。実装スロット位置設定手段
７には、メモリ・カードＭＣが実装されるスロット位置
を示す情報が格納されている。比較器８は、実装スロッ
ト位置設定手段７の値と中央処理装置４０の送出したメ
モリ・カード・アドレスとを比較し、両者が一敗したと
きに論理「１」を出力する。デコーダ９は、中央処理装
置４０の送出したメモリ・カード内レジスタ・アドレス
をデコードするものである。メモリ装置の動作モードに
は、メモリ・ユニットをアクセスするモードと、メモリ
・カード内レジスタをアクセスするモードがあり、前者
のモードでは比較器８及びデコーダ９の出力は何等の効
果も持たない。

例えばシステムの電源が投入された時、中央処理装置４
０は、各メモリ・カードＭＣのメモリ・カード情報レジ
スタ５を読み取り、各メモリ・カードＭＣのメモリ・ユ
ニット１に対する割付アドレスを決定し、決定した割付
アドレスを対応する割付アドレス・レジスタ６に書き込
む。この際に、中央処理装置４０は、メモリ・ユニット
の割付アドレスと実装位置の関係を示す割付アドレス・
テーブルを自己のローカル・メモリ内に格納する。

中央処理装置４０は、エラー検出訂正機構を有しており
、エラーが検出されたとき、割付アドレス・テーブルを
参照して、エラーが何れのメモリ・カードＭＣの何れの
メモリ・ユニット１で生じたかを調べる。メモリ・エラ
ー発生の履歴は、プリンタ等で出力することが出来る。

訂正不可能なエラーが検出された場合、中央処理装置４
０は、該当するメモリ・ユニット１をシステムから切り
離すために、当該メモリ・ユニット１に対応する有効フ
ラグＡをオフにし、割付アドレスの再設定を行い、再設
定した割付アドレスを割付アドレス・レジスタ６に書き
込む。

〔実施例］ 以下、本発明を実施例を参照しつつ説明する。

第２図は本発明のメモリ装置の１実施例のブロック図で
ある。第２図において、５はメモリ・カード情報レジス
タ、６−１ないし６−３は割付アドレス・レジスタ、７
は実装スロット位置設定手段、８は比較器、９はデコー
ダ、ＡＩないしＡ３は有効フラグ、、Ｇ１ないしＧ３は
ゲートをそれぞれ示している。各メモリ・カードの構成
は略ぼ同じであるからメモリ・カードＭＣＩについて説
明する。

比較器３−１は、割付アドレス・レジスタ６−１の内容
とコンベア・アドレス２２とを比較し、両者が一致した
場合には論理「１」をＡＮＤゲートＧ１の右側入力端子
に印加する。同様に、比較器３−２は、割付アドレス・
レジスタ６−２の内容とコンベア・アドレス２２とを比
較し、両者が一敗した場合には論理「１」をＡＮＤゲー
トＧ２の右側入力端子に印加する。有効フラグＡ１はデ
ータ・バス３０に接続され、中央処理装置４０は有効フ
ラグＡ１の内容を読み出したり、書き換えたりすること
が出来る。有効フラグＡ１の出力はＡＮＤゲートＧ１の
左側の入力端子に印加される。

ＡＮＤゲートＧ１が論理「１」を出力すると、メモリ・
ユニット１−１は動作可能状態になる。有効フラグＡ２
もデータ・ハス３０に接続され、中央処理装置４０は有
効フラグＡ２の内容を読み出したり、書き換えたりする
ことが出来る。有効フラグＡ２の出力はＡＮＤゲートＧ
２の左側の入力端子に印加される。ＡＮＤゲートＧ２が
論理「１」を出力すると、メモリ・ユニット１−２は動
作可能状態になる。メモリ・カード情報レジスタ５はデ
ータ・バス３０に接続され、中央処理装置４０はメモリ
・カード情報レジスタ５の内容を読み取ることが出来る
。メモリ・カード情報レジスタ５に格納されるメモリ・
カード情報は、メモリ・カードが持つメモリ・ユニット
の個数と各メモリ・ユニットの容量を示すものである。

割付アドレス・レジスタ６−１にはメモリ・ユニット１
−１のアドレス（先頭アドレス）がセントされ、割付ア
ドレス・レジスタ６−２にはメモリ・ユニット１−２の
アドレスがセットされる。割付アドレス・レジスタ６−
１．６−２にはデータ・バス３０が接続され、中央処理
装置４０はこれらのレジ、スタ６−１．６−２の内容を
読み出すことが出来、またこれらのレジスタ６−１．６
−２にデータを書き込むことが出来る。実装スロット位
置設定手段７には、メモリ・カードＭＣＩの実装位置が
セットされている。比較器８は、実装スロット位置設定
手段７の内容とメモリ・カード・アドレス２３とを比較
する。デコーダ９は、メモリ・カード内レジスタ・アド
レス２４をデコードする。中央処理装置４０は、例えば
メモリ・カードＭＣＩの割付アドレス・レジスタ６−１
をアクセスしたい場合には、後述するようにレジスタ・
アクセス・モードにし、メモリ・カード・アドレス２３
でメモリ・カードＭＣＩを指示し、メモリ・カード内レ
ジスタ・アドレス２４で割付アドレス・レジスタ６−１
を指示する。

第３図はメモリ・カード情報レジスタ５に設定されるメ
モリ・カード情報のフォーマントの１例を示す図である
。メモリ・カード情報は５ビツト構成であり、上位３ビ
ツトで１メモリ・ユニット当りの容量値を示し、下位２
ビツトでメモリ・カード内のユニット数を示す。■メモ
リ・ユニットの容量値が２５６　ＫＷのときは上位３ビ
ツトは０００．１メモリ・ユニットの容量値がＬＭＷの
ときは上位３ビツトは０１０．１メモリ・ユニットの容
量値が４ＭＷのときは上位３ビツトは１００である。１
メモリ・カードのメモリ・ユニット数が１のときは下位
２ビツトは００．１メモリ・カードのメモリ・ユニット
数が２のときは下位２ビツトは０１．１メモリ・カード
のメモリ・ユニット数が３のときは下位２ビツトは１０
．１メモリ・カードのメモリ・ユニット数が４のときは
下位２ビツトは１）である。

第４図は各メモリ・カードに設定された属性値の１例を
示す。図示の例では、メモリ・カードＭＣＩのメモリ・
カード情報レジスタ５のメモリ・カード情報は４ＭＷの
メモリ・ユニットが２個実装されていることを示し、メ
モリ・カードＭＣＩの実装スロット位置設定手段７の情
報はメモリ・カードが第１スロツトに実装されているこ
とを示しており、メモリ・カードＭＣ２のメモリ・カー
ド情報レジスタ５のメモリ・カード情報はＩＭＷのメモ
リ・ユニットが１個実装されていることを示し、メモリ
・カードＭＣ２の実装スロット位置設定手段７の情報は
メモリ・カードが第２スロツトに実装されていることを
示しており、メモリ・カードＭＣ３のメモリ・カード情
報レジスタ５のメモリ・カード情報は２５６　ＫＷのメ
モリ・ユニットが３個実装されていることを示し、メモ
リ・カードＭＣ３の実装スロット位置設定手段７の情報
はメモリ・カードが第３スロツトに実装されていること
を示している。

第５図はメモリ・カード内のレジスタを読み書きする場
合のアドレスの意味付けを説明する図である。アドレス
情報のビット２３ないし２５はメモリ・カード・アドレ
スを示し、ビット１７ないし２２はメモリ・カード内レ
ジスタ・アドレスを示す。

第６図は本発明によるメモリ初期設定モード信号による
制御を説明する図である。第６図において、１０はメモ
リ初期設定モード・レジスタ、１）と１２はＮＡＮＤゲ
ート、１３と１４はマルチプレクサ、１５はドライバ、
１６はインバータをそれぞれ示している。中央処理装置
４の中にはメモリ初期設定モード・レジスタ１０が設け
られている。メモリ初期設定モード・レジスタ１０がセ
ット状態にあると、メモリ・カード情報レジスタ５の内
容を読み出したり、割付アドレス・レジスタ６に割付ア
ドレスを設定したりすることが出来るモードになる。こ
のモードをＡモードと言う。

Ａモードでは、メモリ・ユニット１をアクセスすること
が出来ない。メモリ初期設定モード・レジスタ１０がリ
セット状態にあると、メモリ・ユニット１をアクセスす
ることが出来る。このモードをＢモードと言う。Ｂモー
ドでは、メモリ・ユニット１のみをアクセスすることが
出来る。メモリ初期設定モード・レジスタ１０の出力が
論理「１」で且つレジスタ・ライト・エネーブル信号Ｒ
ＷＥが論理「１」であると、ＮＡＮＤゲート１）は論理
ｒＯＪを出力し、割付アドレス・レジスタ６は書込み可
能状態になる。メモリ初期設定モード・レジスタ１０の
出力が論理「１」であると、ＮＡＮＤゲート１２は論理
「１」を出力し、メモリ・ユニット１は書込み不可能状
態になる。メモリ初期設定モード・レジスタ１０が論理
「０」を出力すると、ＮＡＮＤゲート１）は論理「１」
を出力し、割付アドレス・レジスタ６は書込み不可能状
態になる。メモリ初期設定モード・レジスタ１０が論理
「０」を出力し且つメモリ・ライト・エネーブル信号Ｍ
ＷＥが論理「１」であると、ＮＡＮＤゲート１２は論理
ｒＯＪを出力し、メモリ・ユニット１は書込み可能状態
になる。ライト・イネーブル信号及びバス・イネーブル
信号は、リード／ライト指示信号、メモリ・カード・ア
ドレス及びメモリ・カード内レジスタ・アドレスによっ
て制御される。

第７図はメモリ制御情報初期設定フローを説明するため
の図である。図示の例では、メモリ・カードの最大枚数
は８枚であり、スロット番号はＯないし７であり、メモ
リ・ユニット番号はＯないし３であると仮定している。

また、Ｃ，ｌはｎ番目に設定した割付アドレス、Ｕ７は
ｎ番目のメモリ・ユニットの容量、ｎは割付アドレスの
設定順序を示すメモリ・ユニットの番号（ｎ−１，２，
・・・である。例えば、最初に設定したメモリ・カード
のメモリ・ユニット数が４ならば、２番目に設定するメ
モリ・カードの最初のメモリ・ユニットは５番目のメモ
リ・ユニットと言うことになる。更に、ＲＥ　Ｇ　Ｊは
メモリ・カードのｊ番目のメモリ・ユニットの割付アド
レス・レジスタであり、ＦＬＡＧｊはメモリ・カードの
中のｊ番目のメモリ・ユニットの有効フラグを示す。

■　スロット０ないし７のメモリ・カード情報を読み出
す。

■　ユニット容量の大きいメモリ・カード順に、スロッ
ト番号を並べ換える。Ｓは配列であり、５（ｋ）は配列
要素であり、ｋはユニット容量の大きさの順番であり、
ｉはスロット番号である。

■　ｋの値を０にし、ｎの値を１にし、Ｃ１の値を１に
する。

■　ｋ＞３又はＳ　（ｋ）スロットにメモリ・カードが
未実装か否かを調べる。Ｙｅｓのときは終りとし、ＮＯ
のときは■の処理を行う。

■　ＪをＯにする。

■　Ｃ，１を割付アドレス・レジスタＲＥＧｊに格納す
る。そして、それを再び読み出す。

■　格納データ≠読出データか否かを調べる。ＹｅｓＯ
時は■の処理を行い、Ｎｏのときは■の処理を行う。

■　有効フラグを有効にする。即ち、ＦＬＡＧ、に１を
セントする。

■　有効フラグを無効にする。即ち、ＦＬＡＧ、にＯを
セットする。

［相］　ユニット容量の加算を行う。即ちＣｈ＋Ｕ。

をＣｆｉとする。

■　ｊ＋１をｊとし、ｎ＋１をｎとする。

＠　ｊくユニット数か否かを調べる。Ｙｅｓのときは■
の処理に戻り、ＮＯのときは０の処理を行う。

＠　ｋ＋１をｋにする。次に■の処理を行う。

中央処理装置４０による割付アドレス設定時には、メモ
リ・カードＭＣＩないしＭＣ３は通常のメモリ・アクセ
ス時とは異なるモード（Ａモード）で動作する。中央処
理装置４０は、アドレス・バス２０を通してメモリ・カ
ード・アドレス２３及びメモリ・カード内アドレス・レ
ジスタ２４を送出し、各メモリ・カードＭＣＩ、ＭＣ２
，ＭＣ３のメモリ・カード情報レジスタ５の内容を読み
取り、各メモリ・カードＭＣＩ、ＭＣ２，ＭＣ３の構成
が第３図のようであることを知る。これらのメモリ・カ
ード情報から中央処理装置４０は第８図（ａｌのような
割付アドレス・テーブルを作成し、割付アドレスを各メ
モリ・カードＭＣＩ、ＭＣ２，ＭＣ３の割付アドレス・
レジスタ６−ｉ（ｉ＝１．２．・・・）に書き込む、第
８図（ａ）の割付アドレス・テーブルは中央処理装置４
０のローカル・メモリなどに格納しておけば良い。

第８図（ａ）のような割付テーブルを中央処理装置４０
の中に持てば、メモリ・エラーが発生し、エラー・アド
レスの上位８ビツトが例えば、００１００１０１　（２
進） である時、割付アドレス・テーブルから「第３スロツト
に実装されているメモリ・カードの第２のメモリ・ユニ
ット」が不良であることが判り、ＲＡＳＬＯＧ　（ロギ
ングして置くべきエラー情報）として、例えばプリンタ
に打ち出すことにより、システム保守者に知らせること
が出来る。更に、メモリ・データ部のエラー情報により
、メモリ・ユニット内の不良メモリ素子を特定すること
も出来る。一般にデータ部にはＥ　ＣＣ（Ｅｒｒｏｒ　
Ｃｈｅｃｋｉｎｇ＆　Ｃｏｒｒｅｃｔｉｎｇ）コードが
付加されており、１ビツト・エラ一時はシンドローム情
報により、どのデータ部又はチェック・ピント部のビッ
トが異常であるかが判る。ＥＣＣコードによらなくても
、例えば書込データと読出データを比較するテスト・プ
ログラムにより、比較結果が不一致であるビット位置を
容易に知ることが出来る。

「第３スロツトの実装されているメモリ・カードの第１
のメモリ・ユニット」が不良であることが判った場合、
そのメモリ・力７ドＭＣ３の有効フラグＡ１をリセット
（ゼロにする）にし、メモリ・カードＭＣ３のメモリ・
ユニット１−１を使用不可能にし、第８図（ａ）の割付
アドレス・テーブルを再び作り直して、残りの動作可能
なメモリ・ユニットの割付アドレスを再設定する。この
ように、第３スロツトのメモリ・カードＭＣ３の第１の
メモリ・ユニット１−１を無効にした場合、第８図（ｂ
）のように割付アドレス・テーブルが作り直され、第３
スロツトのメモリ・カードＭＣ３の第２のメモリ・ユニ
ット１−２及び第３のメモリ・ユニット１−３の割付ア
ドレスが設定し直され、メモリ空間に隙間がなくなる。

また、任意の割付アドレス・レジスタ６−ｉ（ｔ＝Ｌ２
・・・）の内容を読み出す手段を持たせた場合、割付ア
ドレスを設定した後、その値を読み出して書込値と比較
し、両者が不一致であれば、その割付アドレス・レジス
タは異常であることになり、設定した割付アドレス値は
信用できない、この場合も、対応する有効フラグＡｉを
リセットして、そのメモリ・ユニットの使用を無効にし
、システムから切り離すことが出来る。

〔発明の効果〕

以上の説明から明らかなように、本発明のメモリ・シス
テムによれば、不良メモリ素子がどのメモリ・カード内
のどのメモリ・ユニットにあり、その中の何ビット目か
と言う情報をシステム保守者が容易に即座に知ることが
出来、不良メモリ素子を敏速に交換することが出来、保
守の上で非常に便利である。また、本発明によれば、メ
モリ・ユニットにエラーが発生した場合、そのメモリ素
子を含む最小限のメモリ・ユニットのみをソフトウェア
的に切り離して割付アドレスの再設定を行い、システム
の動作を再開出来るため、システムの動作の中断が許さ
れないような使用環境の場合、非常に有利である。更に
、本発明のようなメモリ・システムでは、メモリ全体の
容量をソフトウェアが直接知ることが出来るため、シス
テム・ソフトウェア作成時及び再設定後の再開時、オペ
レータがメモリの構成情報を入力する必要がなく、非常
に柔軟なシステムが得られる。更に、本発明によれば、
中央処理装置が第４図のようなメモリ・カード情報に応
じて、各メモリ・カードに実際に割付ける割付アドレス
を決定できるため、もしメモリ・カードがＭＣ３，ＭＣ
２，ＭＣＩの順に実装されても、メモリ・ユニット当り
の容量が大きいメモリ・カードから順に、即ち、メモリ
・カードＭＣＩ、・ＭＣ２，ＭＣ３の順に割付アドレス
を設定すればよく、メモリ・カードの実装順に制約が無
くなると言う効果がある。更に、どのメモリ・スロット
にどのような種類のメモリ・カードが実装されているか
を中央処理装置が把握できるため、メモリ・カード用に
実装されているメモリ・スロットに、端から順に隙間な
（実装する必要がないので、メモリ・カードの一部が故
障しても、その不良メモリ・カードをそのまま取り除け
ば、中央処理装置が新しい実装情報を基に割付アドレス
の再設定を行えるので、メモリ・カードの移動の手間が
省ける。勿論、メモリ・カードの増設の際も任意の空き
スロットに増設すれば、中央処理装置が増設メモリ・カ
ードの情報を読み取り、再設定が行なえる。更に、本発
明によれば、中央処理装置のアドレス生成機能のテスト
の際は、メモリ・カードの割付アドレスとして、テスト
したいアドレス値を設定すれば良く、テスト毎に変更す
れば最小のメモリ容量で全てのアドレスのテストが可能
であり、中央処理装置の試験上、多大の効果を有する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明のメモリ装置
の構成例を示す図、第３図はメモリ・カード情報のフォ
ーマットの１例を示す図、第４図は各メモリ・カードに
設定される属性値の例を示す図、第５図はメモリ・カー
ド内のレジスタをアクセスする場合のアドレスの意味付
けを説明する図、第６図は本発明によるメモリ初期設定
モード信号による制御を説明する図、第７図はメモリ制
御情報初期設定フローを説明するための図、第８図は割
付アドレス・テーブルの例を示す図、第９図は従来技術
によるメモリ装置の例を示す図、第１０図はメモリ容量
値の例を示す図、第１）図及び第１２図は割付アドレス
の例を示す図、第１３図はコンベア・アドレスとユニッ
ト内アドレスの配分の例を示す図である。 ＭＣＩないしＭＣ３・・・メモリ・カード、１−１ない
し１−３・・・メモリ・ユニット、３−１ないし３−３
・・・比較器、５・・・メモリ・カード情報レジスタ、
６−１ないし６−３・・・割付アドレス・レジスタ、７
・・・実装スロット位置設定手段、８・・・比較器、９
・・・デコーダ、ＡＩないしＡ３・・・有効フラグ、Ｇ
１ないしＧ３・・・ゲート、１ｏ・・・メモリ初期設定
モード・レジスタ、１）と１２・・・ＮＡＮＤゲート、
１３と１４・・・マルチプレクサ、１５・・・ドライバ
、１６・・・インバータ。

Claims (1)

1. 【特許請求の範囲】 （１）少なくとも１個のメモリ・ユニット（１）を持つ
   メモリ・カード（ＭＣ）であって、１メモリ・ユニット
   当りの容量がそれぞれのメモリ・カード（ＭＣ）で異な
   るようなメモリ・カード（ＭＣ）が混在出来るメモリ・
   システムおいて、 各メモリ・カード（ＭＣ）毎に、メモリ・ユニット当り
   の容量を表す数値及びメモリ・ユニットの個数を表す数
   値を保持するメモリ・カード情報保持手段（５）を持ち
   、 中央処理装置（４０）がメモリ・カード情報保持手段（
   ５）の内容を読み出すことが出来る手段を設け、更に、
   各メモリ・ユニット（１）毎に、メモリ・ユニットの割
   付アドレスを保持するための割付アドレス・レジスタ（
   ６）を設け、 中央処理装置（４０）がメモリ・カード情報保持手段（
   ５）の内容を基に割付アドレス・レジスタ（６）に値を
   設定すること、 を特徴とするメモリ・システム。 （２）割付アドレス・レジスタ（６）の設定を行うモー
   ドと、設定された割付アドレス・レジスタ（６）の内容
   を基にメモリ素子自身にアクセス出来るモードとの２種
   類のモードを持ち、 前者のモードでは、メモリ素子自身のアクセスは禁止さ
   れ、 後者のモードでは、設定された割付アドレス・レジスタ
   （６）の書換えが禁止されること、を特徴とする特許請
   求の範囲第（１）項記載のメモリ・システム。 （３）少なくとも１個以上のメモリ・ユニット（１）を
   持つメモリ・カード（ＭＣ）であって、１メモリ・ユニ
   ット当りの容量がそれぞれのメモリ・カード（ＭＣ）で
   異なる複数のメモリ・カード（ＭＣ）が混在出来るメモ
   リ・システムにおいて、 各メモリ・カード（ＭＣ）毎に、メモリ・ユニット当り
   の容量を表す数値及びメモリ・ユニットの個数を表す数
   値を保持するメモリ・カード情報保持手段（５）を持ち 各メモリ・ユニット（１）毎に、メモリ・ユニット（１
   ）の割付アドレスを保持するための割付アドレス・レジ
   スタ（６）を設け、 更に各メモリ・カードの実装位置を示す実装位置設定手
   段（７）を持ち、 中央処理装置（４０）は、メモリ・カード情報保持手段
   （５）の内容を基に割付アドレス・レジスタ（６）へ割
   付アドレスを設定すると共に、設定した割付アドレスと
   それに対応するメモリ・ユニットの実装位置を対応させ
   る割付アドレス・テーブルを中央処理装置（４０）内に
   設け、メモリ・エラーが起きた時に、エラー・アドレス
   と上記割付アドレス・テーブルにより不良メモリ・ユニ
   ットの実装位置を検出すること、 を特徴とするメモリ・システム。 （４）メモリ・データ部のエラー情報により、エラー・
   メモリ・ユニット内のエラー・メモリ素子の実装位置が
   検出されることを特徴とする特許請求の範囲第（３）項
   記載のメモリ・システム。（５）少なくとも１個以上の
   メモリ・ユニット（１）を持つメモリ・カード（ＭＣ）
   であって、１メモリ・ユニット当りの容量がそれぞれの
   メモリ・カード（ＭＣ）で異なる複数のメモリ・カード
   （ＭＣ）が混在出来るメモリ・システムにおいて、 各メモリ・カード（ＭＣ）毎に、メモリ・ユニット当り
   の容量を表す数値及びメモリ・ユニットの個数を表す数
   値を保持するメモリ・カード情報保持手段（５）を持ち
   、 各メモリ・ユニット（１）毎に、メモリ・ユニット（１
   ）の割付アドレスを保持するための割付アドレス・レジ
   スタ（６）と、そのメモリ・ユニット（１）及び割付ア
   ドレス・レジスタ（６）の有効性を示す有効フラグ（Ａ
   ）とを設け、 中央処理装置（４０）が、初期設定時に割付アドレス・
   レジスタ（６）及び有効フラグ（Ａ）を設定した後にメ
   モリへの通常のアクセスを開始させ、システム動作中に
   或るメモリ・ユニット（１）にエラーが検出されたとき
   当該エラー・メモリ・ユニット（１）に対応する有効フ
   ラグ（Ａ）をリセットして当該エラー・メモリ・ユニッ
   ト（１）を無効にし、他のメモリ・ユニット（ＭＣ）の
   割付アドレス・レジスタ（６）及び有効フラグ（Ａ）を
   再設定して再び動作を開始させること、 を特徴とするメモリ・システム。 （６）中央処理装置（４０）が、初期設定時に割付アド
   レス・レジスタ（６）を設定後、再びその値を読み出し
   、設定値と異なる場合には当該メモリ・ユニット（１）
   の有効フラグ（Ａ）をリセットして当該メモリ・ユニッ
   ト（１）を無効にしてシステムから切離し、割付アドレ
   ス・レジスタ（６）の読出値が正常なメモリ・ユニット
   （１）のみでシステムの動作を開始させること、 を特徴とする特許請求の範囲第（５）項記載のメモリ・
   システム。