JPH0827758B2 - メモリ・システム - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のメモリ・ユニットを搭載するメモリ・カードに
メモリ・カード情報レジスタ及び実装スロット位置設定
手段を設けると共に、各メモリ・ユニットに対応して、
有効フラグ、割付アドレス・レジスタを設け、中央処理
装置が各メモリ・カードのメモリ・カード情報を読み取
り、各メモリ・ユニットの割付アドレスを設定し、設定
した割付アドレスを対応する割付アドレス・レジスタに
書き込む。また、この際、中央処理装置は、メモリ・ユ
ニットの割付アドレスと実装スロット位置との関係を示
す割付アドレス・テーブルを自己のローカル・メモリ等
に格納し、エラーが検出された場合、割付アドレス・テ
ーブルを参照して、どのメモリ・カードのどのメモリ・
ユニットにエラーが発生したかを調べる。更に、エラー
が発生したメモリ・ユニットに対応した有効フラグをオ
フにして当該メモリ・ユニットをシステムから切り離
し、メモリ・ユニットに対する割付アドレスを設定し直
し、再設定した割付アドレスを対応する割付アドレス・
レジスタに書き込む。

〔産業上の利用分野〕

本発明は、メモリ・システムに関するものである。

〔従来の技術〕

従来、中央処理装置に接続される複数のメモリ・カー
ドからなるメモリ・システムは、 （ａ）追加メモリ・カードの増設が比較的容易である。

（ｂ）異なる種類のメモリカードを混在できる。

（ｃ）メモリ・セレクトまでの時間が早い。

等の利点から、第９図のように構成される場合があっ
た。第９図において、MC1ないしMC3はメモリ・カード、
１−１ないし１−３はメモリ・ユニット、２−１ないし
２−２は加算器、３−１ないし３−３は比較器、４−１
ないし４−３は割付アドレス伝達手段、５−１ないし５
−３は容量値保持手段、20はアドレス・バス、21はメモ
リ・ユニットに入力されるアドレス下位部分、22は割付
アドレスと比較されるアドレス上位部分、30はデータ・
バス、40は中央処理装置をそれぞれ示している。なお、
MCiは第ｉ番目のメモリ・カードMCを表しており、１−
ｉは第ｉ番目のメモリ・ユニット１を表している。他も
同様である。メモリ・ユニットとは、同一のアドレスが
割付けられているメモリ素子群であり、データ転送幅が
39ビットの場合、39個（又はその自然数倍）のメモリ素
子群が一つのメモリ・ユニットを構成する。また、割付
アドレスとは、送出されたアドレスと比較して一致した
時にメモリ・ユニットがセレクトされるような当該メモ
リ・ユニット固有のアドレス値である。

例として、メモリ・カードMC1のメモリ・ユニット１
−１及び１−２の容量をそれぞれ4MW、メモリ・カードM
C2のメモリ−１−の容量を1MW、メモリ・カードMC3のメ
モリ・ユニット１−１ないし１−３の容量をそれぞれ25
6KWとする。また、アドレス・バス20のビット数は26ビ
ット、データ・バス30のビット数は39ビットとする。

アドレス・バス20は、各メモリ・カードMCi（ｉ＝1,2
…）に入力され、メモリ・カードMCi内で上位ビットは
メモリ・ユニット２−ｊ（ｊ＝1,2…）の選択を目的と
するコンペア・アドレスと、選択されたメモリ・ユニッ
トを構成するメモリ素子のアドレス・ピンに入力される
ユニット内アドレスとに分けられる。

例えばメモリ・カードMC1のメモリ・ユニット１−１
及び１−２が4MWのメモリ素子で構成されているとする
と、メモリ素子には下位22ビットのアドレスが入力され
る。なお、実際には、通常ダイナミック・メモリはROW
アドレスとCOLUMNアドレスが異なるタイミングでマルチ
プレクスされて入力される。そして残り４ビットが加算
器２−１及び２−２によって生成される割付アドレス値
と比較され、一致すれば比較器３−１又は３−２の出力
がオンになり、メモリ・ユニット１−１又は１−２が選
択される。メモリ・ユニット容量値保持手段５−ｉに
は、メモリ・ユニット容量値が示す数値が格納されてい
る。例えば第10図のような数値である。

メモリ・カードMC1の場合、加算器１−１により割付
アドレス伝達手段４−１上のアドレスと容量値保持手段
５−１の内容とが加算され、加算結果が割付アドレス伝
達手段４−２上に乗せられる。そして、加算器２−２に
より割付アドレス伝達手段４−２のアドレス（これはメ
モリ・ユニット１−２の割付アドレスに等しい）と、メ
モリ・ユニット１−２の容量値を示す容量値保持手段５
−２の内容とが加算され、加算結果がメモリ・カードMC
2の割付アドレス伝達手段アドレス４−１上に乗せられ
る。

それぞれのメモリ・カードMCiの最終段の加算器の出
力は、次のメモリ・カードMCi＋１の初段の加算器の入
力へバックパネル布線を通して入力される。このため、
メモリ・カードMCの増設は、メモリ・カードのスロット
の端から順に隣合わせに行われ、最初のメモリ・カード
MC1の初段の加算器２−１に入力される割付アドレス伝
達手段４−１にはバックパネル上でa11“0"が乗せられ
る。

第９図において各加算器により生成される割付アドレ
ス値は第11図のようになる。

メモリ・カードMC2のメモリ・ユニット１−１の場
合、1MWのメモリ素子で構成されているので、メモリ素
子にアドレス・バスの下位20ビットが入力され、上位６
ビットがメモリ・カードMC1の加算器２−２が生成した
割付アドレス値と比較され、一致すればメモリ・ユニッ
ト１−１が選択され、アクセスされる。メモリ・カード
MC3でも同様な動作が行われる。

〔解決しようとする問題点〕

第９図のようなメモリ・カード構成のシステムにおい
て、メモリ・データにエラーがあり、その時のエラー・
アドレス26ビットのうち上位８ビットが00100101（２
進）であったとする。システム保守者は、エラーの起き
た不良メモリ・カード及びその中の不良メモリ・ユニッ
トを探すために、メモリ・システム全体の構成を知り、
第11図のような割付アドレス・テーブルを作成してなく
てはならない。ここで注意すべきことは、同じエラー・
アドレス値でもメモリ・システムのカード構成により不
良メモリ・ユニットの位置が異なってくることである。
例えば第９図のような構成では、３枚目のメモリ・カー
ドMC3の２段目のメモリ・ユニットが不良メモリ・ユニ
ットであるが、 １枚目→1MWのメモリ・ユニット４個 ２枚目→1MWのメモリ・ユニット４個 ３枚目→256KWのメモリ・ユニット３個 ４枚目→256KWのメモリ・ユニット４個 のようなカード構成の場合は、４枚目のメモリ・カード
MC4の３段目のメモリ・ユニット１−３が不良と言うこ
とになる。

システム保守者は以上のような不良メモリ検出作業を
すべて手作業で行なわれなければならない。何故なら、
第９図のようなシステム構成では、中央処理装置４が各
メモリ・カードの構成を知ることが出来ず、ソフトウェ
アは何も出来ないからである。

更に、第９図のようなシステム構成では、オペレーテ
ィング・システムへはメモリ容量が自動的に通知され
ず、ソフトウェアのシステム作成時にオペレータが入力
しなくてはならない。このため、不良メモリ・カードを
除いた再動作時にも新しいメモリ容量を入力してオペレ
ーテング・システムに知らせなければならないと言う手
間も存在する。

更に、第９図のようなメモリ・カード構成のシステム
では、メモリ・ユニット当りの容量値が異なるようなメ
モリ・カードを混在させようとする場合には、必ずその
容量値が大きいメモリ・カードから順に実装しなければ
ならない。このことが守られないと次のような不具合が
生ずる。いま、第９図においてメモリ・カードをMC3,MC
2,MC1の順に実装したとすると、各加算器により生成さ
れる割付アドレス値は第12図に示すようになる。所で、
各メモリ・カードの入力されるアドレス26ビットのう
ち、上述した「コンペア・アドレス」と「ユニット内ア
ドレス」の配分は、メモリ・ユニットの容量により異な
り、第13図のようになる。例えば、ユニット容量が1MW
であるメモリ・カードMC2の場合は、送出されて来た26
ビットのアドレスのうち上位６ビットのみが、割付アド
レスと比較され、当該メモリ・カードMC2の何れのメモ
リ・ユニットがセレクトされたか否か判定する。所が第
12図のような割付けであると、送出アドレスの上位８ビ
ットが例えば 00000001（２進） の場合、メモリ・カードMC3のメモリ・ユニット１−
２、メモリ・カードMC2のメモリ・ユニット１−１及び
メモリ・カードMC1のメモリ・ユニット１−１の三つが
同時にセレクトされてしまう。第11図のような割付けで
は、このようなことが起こらない。

メモリ・カードの容量値が大きいメモリ・カードから
順に実装しなければならないと言う規則に従って、メモ
リ・カード用に用意されているスロットに隙間なく実装
しなければならない。従って、例えば５枚のメモリ・カ
ードが実装されているとき３枚目のメモリ・カードに不
良が発生し、取り除きたい場合、取り除いたあとで４枚
目のメモリ・カードをその位置に、５枚目のメモリ・カ
ードを元の４枚目のメモリ・カード位置に移し換えなれ
ばならない。また、メモリ・カードは容量値が大きいメ
モリ・カードから順に実装しなければならないと言う規
則に関連して、例えばユニット容量が256KWのメモリ・
カード３枚が実装されているシステムにおいて、新たに
ユニット容量が1MWのメモリ・カードを増設する場合、
１枚目のメモリ・カードを外して４枚目の位置に移し、
空いた位置に増設メモリ・カードを１枚目として実装し
なければならない。

容量値の大きいメモリ・カードから順に実装しなけれ
ばならないこと、不良メモリが検出された時に不良メモ
リ・カードを取外して正常メモリ・カードの移し換えを
行わなければならないこと及び増設メモリ・カードの実
装を行う場合に実装済のメモリカードの移し換えを行わ
なければならないことは、大変に不便である。

更に、第９図のような方式であると、メモリ・カード
の実装位置によって、各メモリ・ユニットに対応するア
ドレスが固定的に割付けられる。所で、一般に拡張性を
考慮して作られたシステムにおいては、当初に実装され
るメモリ容量に対して物理アドレス空間は非常に大きく
取ってある場合が多い。例えば中央処理装置のアドレス
生成機能の試験においては、実際に生成したアドレスに
対応するメモリ領域（生成したアドレスに１対１に対応
した）にデータが正しくライト／リード出来るか否かを
判定する。最も簡単な例としては、メモリに対してアド
レス値そのものをデータとしてアドレス０番地から実装
メモリ上限まで連続してライトして置き、再び０番地に
戻ってライトされているデータをリードし、その時のア
ドレス値に等しいか否かを比較すれば、アドレス生成機
能の試験が出来る。例えば、アドレス0001011（２進）
番地にそのアドレスをデータとしてリード／ライトする
とき、1001011が読まれたとすれば、この場合のアドレ
スの最上位ビットが常に“1"が出力されるような故障を
起こしている可能性が高いことが判る。

従来の方式のようにアドレスが固定的に割付けられて
いると、実際に実装されているメモリの上限までしか行
えず、中央処理装置が出せる最大のアドレスまでのアド
レス生成機能を試験することが出来ない。

本発明はこのような点に鑑みて創作されたものであっ
て、 第１の目的は、システム保守者が不良メモリのカード
実装位置やメモリ・ユニット実装位置、不良メモリ素子
の実装位置を容易に検出でき、不良メモリ・カードの不
良メモリ素子を敏速に交換できるメモリ・システムを提
供することにあり、 第２の目的は、システム保守者が不良メモリを取り外
すことなくソフトウェアが自動的に不良メモリを含む最
小限のメモリ・ユニットをソフト的に切り離し、正常な
メモリのみで動作を再開できるメモリ・システムを提供
することにあり、 第３の目的は、異なる種類のメモリ・カードを混在さ
せる場合、メモリ・カードの実装順の制限を無くし得る
メモリ・システムを提供することにあり、 第４の目的は、メモリ・カードの増設や不良メモリの
除去の際、他のメモリ・カードの移動の手間を無くし得
るメモリ・システムを提供することにあり、 第５の目的は、中央処理装置のアドレス生成機能のテ
スト時、実装されているメモリ容量以上のアドレスに対
しても、実際にリード／ライト出来るメモリ・システム
を提供することにある。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。メモリ・カードMCの
中には１個又は複数個のメモリ・ユニット１が搭載され
ている。各メモリ・ユニット１に対応して、ANDゲート
Ｇ、有効フラグＡ、比較器３及び割付アドレス・レジス
タ６が設けられている。ANDゲートＧが論理「１」を出
力すると、対応するメモリ・ユニット１がアクセス可能
となる。有効フラグＡの値は中央処理装置40によって書
替え可能である。比較器３は、対応する割付アクセス・
レジスタ６の内容と中央処理装置40の送出したコンペア
・アドレスとを比較し、両者が一致した時に論理「１」
を出力する。割付アドレス・レジスタ６は中央処理装置
40によっててリード／ライト可能である。メモリ・カー
ド情報レジスタ５には、メモリ・ユニットの個数及びメ
モリ・ユニットの容量値を示す情報が格納されている。
図示の例で各メモリ・ユニット１の容量値が1MWである
とすると、メモリ・カード情報レジスタ５には、1MWの
メモリ・ユニットが２枚実装されていると言う情報が格
納されている。実装スロット位置設定手段７には、メモ
リ・カードMCが実装されるスロット位置を示す情報が格
納されている。比較器８は、実装スロット位置設定手段
７の値と中央処理装置40の送出したメモリ・カード・ア
ドレスとを比較し、両者が一致したときに論理「１」を
出力する。デコーダ９は、中央処理装置40の送出したメ
モリ・カード内レジスタ・アドレスをデコードするもの
である。メモリ装置の動作モードには、メモリ・ユニッ
トをアクセスするモードと、メモリ・カード内レジスタ
をアクセスするモードがあり、前者のモードでは比較器
８及びデコーダ９の出力は何等の効果も持たない。

例えばシステムの電源が投入された時、中央処理装置
40は、各メモリ・カードMCのメモリ・カード情報レジス
タ５を読み取り、各メモリ・カードMCのメモリ・ユニッ
ト１に対する割付アドレスを決定し、決定した割付アド
レスを対応する割付アドレス・レジスタ６に書き込む。
この際に、中央処理装置40は、メモリ・ユニットの割付
アドレスと実装位置の関係を示す割付アドレス・テーブ
ルを自己のローカル・メモリ内に格納する。中央処理装
置40は、エラー検出訂正機構を有しており、エラーが検
出されたとき、割付アドレス・テーブルを参照して、エ
ラーが何れのメモリ・カードMCの何れのメモリ・ユニッ
ト１で生じたかを調べる。メモリ・エラー発生の履歴
は、プリンタ等で出力することが出来る。訂正不可能な
エラーが検出された場合、中央処理装置40は、該当する
メモリ・ユニット１をシステムから切り離すために、当
該メモリ・ユニット１に対応する有効フラグＡをオフに
し、割付アドレスの再設定を行い、再設定した割付アド
レスを割付アドレス・レジスタ６に書き込む。割付アド
レス・テーブルから「第ｉ番目のスロットに実装されて
いるメモリ・カードの第ｊ番目のメモリ・ユニット」が
不良であることが判った場合、その旨を保守者に知らせ
る。

〔実施例〕

以下、本発明を実施例を参照しつつ説明する。第２図
は本発明のメモリ装置の１実施例のブロック図である。
第２図において、５はメモリ・カード情報レジスタ、６
−１ないし６−３は割付アドレス・レジスタ、７は実装
スロット位置設定手段、８は比較器、９はデコーダ、A1
ないしA3は有効フラグ、G1ないしG3はゲートをそれぞれ
示している。各メモリ・カードの構成は略ぼ同じである
からメモリ・カードMC1について説明する。比較器３−
１は、割付アドレス・レジスタ６−１の内容とコンペア
・アドレス22とを比較し、両者が一致した場合には論理
「１」をANDゲートG1の右側入力端子に印加する。同様
に、比較器３−２は、割付アドレス・レジスタ６−２の
内容とコンペア・アドレス22とを比較し、両者が一致し
た場合には論理「１」をANDゲートG2の右側入力端子に
印加する。有効フラグA1はデータ・バス30に接続され、
中央処理装置40は有効フラグA1の内容を読み出したり、
書き換えたりすることが出来る。有効フラグA1の出力は
ANDゲートG1の左側の入力端子に印加される。ANDゲート
G1が論理「１」を出力すると、メモリ・ユニット１−１
は動作可能状態になる。有効フラグA2もデータ・バス30
に接続され、中央処理装置40は有効フラグA2の内容を読
み出したり、書き換えたりすることが出来る。有効フラ
グA2の出力はANDゲートG2の左側の入力端子に印加され
る。ANDゲートG2が論理「１」を出力すると、メモリ・
ユニット１−２は動作可能状態になる。メモリ・カード
情報レジスタ５はデータ・バス30に接続され、中央処理
装置40はメモリ・カード情報レジスタ５の内容を読み取
ることが出来る。メモリ・カード情報レジスタ５に格納
されるメモリ・カード情報は、メモリ・カードが持つメ
モリ・ユニットの個数の各メモリ・ユニットの容量を示
すものである。割付アドレス・レジスタ６−１にはメモ
リ・ユニット１−１のアドレス（先頭アドレス）がセッ
トされ、割付アドレス・レジスタ６−２にはメモリ・ユ
ニット１−２のアドレスがセットされる。割付アドレス
・レジスタ６−1,6−２にはデータ・バス30が接続さ
れ、中央処理装置40はこれらのレジスタ６−1,6−２の
内容を読み出すことが出来、またこれらのレジスタ６−
1,6−２にデータを書き込むことが出来る。実装スロッ
ト位置設定手段７には、メモリ・カードMC1の実装位置
がセットされている。比較器８は、実装スロット位置設
定手段７の内容とメモリ・カード・アドレス23とを比較
する。デコーダ９は、メモリ・カード内レジスタ・アド
レス24をデコードする。中央処理装置40は、例えばメモ
リ・カードMC1の割付アドレス・レジスタ６−１をアク
セスしたい場合には、後述するようにレジスタ・アクセ
ス・モードにし、メモリ・カード・アドレス23でメモリ
・カードMC1を指示し、メモリ・カード内レジスタ・ア
ドレス24で割付アドレス・レジスタ６−１を指示する。

第３図はメモリ・カード情報レジスタ５に設定される
メモリ・カード情報のフォーマットの１例を示す図であ
る。メモリ・カード情報は５ビット構成であり、上位３
ビットで１メモリ・ユニット当りの容量値を示し、下位
２ビットでメモリ・カード内のユニット数を示す。１メ
モリ・ユニットの容量値が256KWのときは上位３ビット
は000、１メモリ・ユニットの容量値が1MWのときは上位
３ビットは010、１メモリ・ユニットの容量値が4MWのと
きは上位３ビットは100である。１メモリ・カードのメ
モリ・ユニット数が１のときは下位２ビットは00、１メ
モリ・カードのメモリ・ユニット数が２のときは下位２
ビットは01、１メモリ・カードのメモリ・ユニット数が
３のときは下位２ビットは10、１メモリ・カードのメモ
リ・ユニット数が４のときは下位２ビットは11である。

第４図は各メモリ・カードに設定された属性値の１例
を示す。図示の例では、メモリ・カードMC1のメモリ・
カード情報レジスタ５のメモリ・カード情報は4MWのメ
モリ・ユニットが２個実装されていることを示し、メモ
リ・カードMC1の実装スロット位置設定手段７の情報は
メモリ・カードが第１スロットに実装されていることを
示しており、メモリ・カードMC2のメモリ・カード情報
レジスタ５のメモリ・カード情報は1MWのメモリ・ユニ
ットが１個実装されていることを示し、メモリ・カード
MC2の実装スロット位置設定手段７の情報はメモリ・カ
ードが第２スロットに実装されていることを示してお
り、メモリ・カードMC3のメモリ・カード情報レジスタ
５のメモリ・カード情報は256KWのメモリ・ユニットが
３個実装されていることを示し、メモリ・カードMC3の
実装スロット位置設定手段７の情報はメモリ・カードが
第３スロットに実装されていることを示している。

第５図はメモリ・カード内のレジスタを読み書きする
場合のアドレスの意味付けを説明する図である。アドレ
ス情報のビット23ないし25はメモリ・カード・アドレス
を示し、ビット17ないし22はメモリ・カード内レジスタ
・アドレスを示す。

第６図は本発明によるメモリ初期設定モード信号によ
る制御を説明する図である。第６図において、10はメモ
リ初期設定モード・レジスタ、11と12はNANDゲート、13
と14はマルチプレクサ、15はドライバ、16はインバータ
をそれぞれ示している。中央処理装置４の中にはメモリ
初期設定モード・レジスタ10が設けられている。メモリ
初期設定モード・レジスタ10がセット状態にあると、メ
モリ・カード情報レジスタ５の内容を読み出したり、割
付アドレス・レジスタ５に割付アドレスを設定したりす
ることが出来るモードになる。このモードをＡモードと
言う。Ａモードでは、メモリ・ユニット１をアクセスす
ることが出来ない。メモリ初期設定モード・レジスタ10
がリセット状態にあると、メモリ・ユニット１をアクセ
スすることが出来る。このモードをＢモードと言う。Ｂ
モードでは、メモリ・ユニット１のみをアクセスするこ
とが出来る。メモリ初期設定モード・レジスタ10の出力
が論理「１」で且つレジスタ・ライト・エネーブル信号
RWEが論理「１」であると、NANDゲート11は論理「０」
を出力し、割付アドレス・レジスタ６は書込み可能状態
にある。メモリ初期設定モード・レジスタ10の出力が論
理「１」であると、NANDゲート12は論理「１」を出力
し、メモリ・ユニット１は書込み不可能状態になる。メ
モリ初期設定モード・レジスタ10が論理「０」を出力す
ると、NANDゲート11は論理「１」を出力し、割付アドレ
ス・レジスタ６は書込み不可能状態になる。メモリ初期
設定モード・レジスタ10が論理「０」を出力し且つメモ
リ・ライト・エネーブル信号MWEが論理「１」である
と、NANDゲート12は論理「０」を出力し、メモリ・ユニ
ット１は書込み可能状態になる。ライト・イネーブル信
号及びバス・イネーブル信号は、リード／ライト指示信
号、メモリ・カード・アドレス及びメモリ・カード内レ
ジスタ・アドレスによって制御される。

第７図はメモリ制御情報初期設定フローを説明するた
めの図である。図示の例では、メモリ・カードの最大枚
数は８枚であり、スロット番号は０ないし７であり、メ
モリ・ユニット番号は０ないし３であると仮定してい
る。また、C_nはｎ番目に設定した割付アドレス、U_nはｎ
番目のメモリ・ユニットの容量、ｎは割付アドレスの設
定順序を示すメモリ・ユニットの番号（ｎ＝1,2,…であ
る。例えば、最初に設定したメモリ・カードのメモリ・
ユニット数が４ならば、２番目に設定するメモリ・カー
ドの最初のメモリ・ユニットは５番目のメモリ・ユニッ
トと言うことになる。更に、REG_Jはメモリ・カードのｊ
番目のメモリ・ユニットの割付アドレス・レジスタであ
り、FLAG_jはメモリ・カードの中のｊ番目のメモリ・ユ
ニットの有効フラグを示す。

スロット０ないし７のメモリ・カード情報を読み出
す。

ユニット容量の大きいメモリ・カード順に、スロッ
ト番号を並べ換える。Ｓは配列であり、Ｓ（ｋ）は配列
要素であり、ｋはユニット容量の大きさの順番であり、
ｉはスロット番号である。

ｋの値を０にし、ｎの値を１にし、C₁の値を１にす
る。

ｋ＞８又はＳ（ｋ）スロットにメモリ・カードが未
実装か否かを調べる。Yesのときは終わりとし、Noのと
きはの処理を行う。

Ｊを０にする。

C_nを割付アドレス・レジスタREG_jに格納する。そし
て、それを再び読み出す。

格納データ≠読出データか否かを調べる。Yesの時
はの処理を行い、Noのときはの処理を行う。

有効フラグを有効する。即ち、FLAG_jに１をセット
する。

有効フラグを無効にする。即ち、FLAG_jに０をセッ
トする。

ユニット容量の加算を行う。即ちC_n＋U_nをC_nとす
る。

ｊ＋１をｊとし、ｎ＋１をｎとする。

ｊ＜ユニット数か否かを調べる。Yesのときはの
処理に戻り、Noのときはの処理を行う。

ｋ＋１をｋにする。次にの処理を行う。

中央処理装置40による割付アドレス設定時には、メモ
リ・カードMC1ないしMC3は通常のメモリ・アクセス時と
は異なるモード（Ａモード）で動作する。中央処理装置
40は、アドレス・バス20を通してメモリ・カード・アド
レス23及びメモリ・カード内アドレス・レジスタ24を送
出し、各メモリ・カードMC1,MC2,MC3のメモリ・カード
情報レジスタ５の内容を読み取り、各メモリ・カードMC
1,MC2,MC3の構成が第３図のようであることを知る。こ
れらのメモリ・カード情報から中央処理装置40は第８図
（ａ）のような割付アドレス・テーブルを作成し、割付
アドレスを各メモリ・カードMC1,MC2,MC3の割付アドレ
ス・レジスタ６−ｉ（ｉ＝1,2,…）に書き込む。第８図
（ａ）の割付アドレス・テーブルは中央処理装置40のロ
ーカル・メモリなどに格納しておけば良い。

第８図（ａ）のような割付テーブルを中央処理装置４
の中に持てば、メモリ・エラーが発生し、エラー・アド
レスの上位８ビットが例えば、 00100101（２進） である時、割付アドレス・テーブルから「第３スロット
に実装されているメモリ・カードの第２のメモリ・ユニ
ット」が不良であることが判り、RASLOG（ロギングして
置くべきエラー情報）として、例えばプリンタに打ち出
すことにより、システム保守者に知らせることが出来
る。更に、メモリ・データ部のエラー情報により、メモ
リ・ユニット内の不良メモリ素子を特定することも出来
る。一般にデータ部にはECC（Error Checking＆Correct
ing）コードが付加されており、１ビット・エラー時は
シンドローム情報により、どのデータ部又はチェック・
ビット部のビットが異常であるかが判る。ECCコードに
よらなくても、例えば書込データと読出データを比較す
るテスト・プログラムにより、比較結果が不一致である
ビット位置を容易に知ることが出来る。

「第３スロットの実装されているメモリ・カードの第
１のメモリ・ユニット」が不良であることが判った場
合、そのメモリ・カードMC3の有効フラグA1をリセット
（ゼロにする）にし、メモリ・カードMC3のメモリ・ユ
ニット１−１を使用不可能にし、第８図（ａ）の割付ア
ドレス・テーブルを再び作り直して、残りの動作可能な
メモリ・ユニットの割付アドレスを再設定する。このよ
うに、第３スロットのメモリ・カードMC3の第１のメモ
リ・ユニット１−１を無効にした場合、第８図（ｂ）の
ように割付アドレス・テーブルが作り直され、第３スロ
ットのメモリ・カードMC3の第２のメモリ・ユニット１
−２及び第３のメモリ・ユニット１−３の割付アドレス
が設定し直され、メモリ空間に隙間がなくなる。また、
任意の割付アドレス・レジスタ６−ｉ（ｉ＝1,2…）の
内容を読み出す手段を持たせた場合、割付アドレスを設
定した後、その値を読み出して書込値と比較し、両者が
不一致であれば、その割付アドレス・レジスタは異常で
あることになり、設定した割付アドレス値は信用できな
い。この場合も、対応する有効フラグAiをリセットし
て、そのメモリ・ユニットの使用を無効にし、システム
から切り離すことが出来る。

〔発明の効果〕

以上の説明から明らかなように、本発明のメモリ・シ
ステムによれば、不良メモリ素子がどのメモリ・カード
内のどのメモリ・ユニットにあり、その中の何ビット目
かと言う情報をシステム保守者が容易に即座に知ること
が出来、不良メモリ素子を敏速に交換することが出来、
保守の上の非常に便利である。また、本発明によれば、
メモリ・ユニットにエラーが発生した場合、そのメモリ
素子を含む最小限のメモリ・ユニットのみをソフトウェ
ア的に切り離して割付アドレスの再設定を行い、システ
ムの動作を再開出来るため、システムの動作の中断が許
されないような使用環境の場合、非常に有利である。更
に、本発明のようなメモリ・システムでは、メモリ全体
の容量をソフトウェアが直接知ることが出来るため、シ
ステム・ソフトウェア作成時及び再設定後の再開時、オ
ペレータがメモリの構成情報を入力する必要がなく、非
常に柔軟なシステムが得られる。更に、本発明によれ
ば、中央処理装置が第４図のようなメモリ・カード情報
に応じて、各メモリ・カードに実際に割付ける割付アド
レスを決定できるため、もしメモリ・カードがMC3,MC2,
MC1の順に実装されても、メモリ・ユニット当りの容量
が大きいメモリ・カードから順に、即ち、メモリ・カー
ドMC1,MC2,MC3の順に割付アドレスを設定すればよく、
メモリ・カードの実装順に制約が無くなると言う効果が
ある。更に、どのメモリ・スロットにどのような種類の
メモリ・カードが実装されているかを中央処理装置が把
握できるため、メモリ・カード用に実装されているメモ
リ・スロットに、端から順に隙間なく実装する必要がな
いので、メモリ・カードの一部が故障しても、その不良
メモリ・カードをそのまま取り除けば、中央処理装置が
新しい実装情報を基に割付アドレスの再設定を行えるの
で、メモリ・カードの移動の手間が省ける。勿論、メモ
リ・カードの増設の際も任意の空きスロットに増設すれ
ば、中央処理装置が増設メモリ・カードの情報を読み取
り、再設定が行なえる。更に、本発明によれば、中央処
理装置のアドレス生成機能のテストの際は、メモリ・カ
ードの割付アドレスとして、テストしたいアドレス値を
設定すれば良く、テスト毎に変更すれば最小のメモリ容
量で全てのアドレスのテストが可能であり、中央処理装
置の試験上、多大の効果を有する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明のメモリ装置
の構成例を示す図、第３図はメモリ・カード情報のフォ
ーマットの１例を示す図、第４図は各メモリ・カードに
設定される属性値の例を示す図、第５図はメモリ・カー
ド内のレジスタをアクセスする場合のアドレスの意味付
けを説明する図、第６図は本発明によるメモリ初期設定
モード信号による制御を説明する図、第７図はメモリ制
御情報初期設定フローを説明するための図、第８図は割
付アドレス・テーブルの例を示す図、第９図は従来技術
によるメモリ装置の例を示す図、第10図はメモリ容量値
の例を示す図、第11図及び第12図は割付アドレスの例を
示す図、第13図はコンペア・アドレスとユニット内アド
レスの配分の例を示す図である。 MC1ないしMC3…メモリ・カード、１−１ないし１−３…
メモリ・ユニット、３−１ないし３−３…比較器、５…
メモリ・カード情報レジスタ、６−１ないし６−３…割
付アドレス・レジスタ、７…実装スロット位置設定手
段、８…比較器、９…デコーダ、A1ないしA3…有効フラ
グ、G1ないしG3…ゲート、10…メモリ初期設定モード・
レジスタ、11と12…NANDゲート、13と14…マルチプレク
サ、15…ドライバ、16…インバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金古 正 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−95649（ＪＰ，Ａ) 特開 昭57−10852（ＪＰ，Ａ) 特開 昭51−25941（ＪＰ，Ａ) 特開 昭50−57342（ＪＰ，Ａ) 特開 昭57−207965（ＪＰ，Ａ) 特開 昭60−86642（ＪＰ，Ａ) 特開 昭57−3158（ＪＰ，Ａ) 特開 昭57−59260（ＪＰ，Ａ) 特開 昭55−64695（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】ｎ個（ｎは1,2,3,…）の同容量のメモリ・
   ユニット（１）を持つメモリカード（MC）の複数個と、
   中央処理装置（40）とを有し、且つ１メモリ・ユニット
   当たりの容量がそれぞれのメモリ・カード（MC）で異な
   るようなメモリ・カード（MC）が混在できるメモリ・シ
   ステムであって、 各メモリ・カード（MC）は、メモリ・ユニット当たりの
   容量を表す数値およびメモリ・ユニットの個数を表す数
   値を保持するメモリ・カード情報保持手段（５）と、メ
   モリ・ユニット（１）毎に設けられたメモリ・ユニット
   （１）の割付アドレスを保持するための割付アドレス・
   レジスタ（６）と、メモリ・ユニット毎に設けられたメ
   モリ・ユニットの有効性を示す有効フラグ（Ａ）と、メ
   モリ・カードの実装位置を示す実装位置設定手段（７）
   と、メモリ・ユニット毎に設けられたアドレス・バス上
   のアドレスと割付アドレス・レジスタ（６）の割付アド
   レスを比較する比較器（３）と、比較器（３）が一致を
   示し且つ対応する有効フラグ（Ａ）がセット状態である
   ときに対応するメモリ・ユニット（１）をアクセス可能
   にする手段（Ｇ）とを有し、 中央処理装置（40）は、各メモリ・カード（MC）のメモ
   リ・カード情報保持手段（５）および実装位置設定手段
   （７）の内容を基に、メモリ・ユニット当たりの容量が
   大きいメモリ・カードから順に、割付アドレス・レジス
   タ（６）に値を設定すると共に、設定した割付アドレス
   と、それに対応するメモリ・ユニットが搭載されている
   メモリ・カード（MC）の実装位置と、当該メモリ・ユニ
   ットがそのメモリ・カード（MC）上の何番目のメモリ・
   ユニットかを示す情報を持つ割付アドレス・テーブルを
   自己の記憶部内に作成し 割付アドレス・レジスタ（６）及び有効フラグ（Ａ）を
   設定した後にメモリへの通常のアクセスを開始し、シス
   テム動作中に或るメモリ・ユニット（１）にエラーが検
   出された時、エラー・アドレスと上記割付アドレス・テ
   ーブルとにより、エラー・メモリ・ユニット（１）が搭
   載されているメモリ・カードの実装位置及びそのメモリ
   ・ユニットがそのメモリ・カード上の何番目のメモリ・
   ユニットかを検出して保守者に通知すると共に、当該エ
   ラー・メモリ・ユニット（１）に対応する有効フラグ
   （Ａ）をリセットして当該エラー・メモリ・ユニットを
   無効にし、他のメモリ・ユニット（１）の割付アドレス
   ・レジスタ（６）を再設定し、且つ上記割付アドレス・
   テーブルも更新し、その後で再び動作を開始させるこ
   と、 を特徴とするメモリ・システム。
2. 【請求項２】割付アドレス・レジスタ（６）の設定を行
   うモードと、設定された割付アドレス・レジスタ（６）
   の内容を基にメモリ・ユニット自身にアクセスできるモ
   ードとの２種類のモードを持ち、 前者のモードの時、メモリ・ユニットを書込み不可能状
   態にする手段と、 後者のモードのとき、割付アドレス・レジスタ（６）を
   書込み不可能状態にする手段とを持つこと、 を特徴とする特許請求の範囲（１）項記載のメモリ・シ
   ステム。
3. 【請求項３】割付アドレス・レジスタ（６）の値を読み
   出せる手段（13,14）を持ち、 中央処理装置（40）が、割付アドレス・レジスタ（６）
   に値を設定後、再びその値を読み出し、設定値と異なる
   場合には対応する有効フラグ（Ａ）をリセットして当該
   エラー・メモリ・ユニット（１）を無効にしてシステム
   から切り離し、割付アドレス・レジスタ（６）の読出値
   が正常なメモリ・ユニットのみでシステムの動作を開始
   させること、 を特徴とする特許請求の範囲（１）項記載のメモリ・シ
   ステム。