JPS6097450A - 不良メモリカ−ド検出方法 - Google Patents
不良メモリカ−ド検出方法Info
- Publication number
- JPS6097450A JPS6097450A JP58204014A JP20401483A JPS6097450A JP S6097450 A JPS6097450 A JP S6097450A JP 58204014 A JP58204014 A JP 58204014A JP 20401483 A JP20401483 A JP 20401483A JP S6097450 A JPS6097450 A JP S6097450A
- Authority
- JP
- Japan
- Prior art keywords
- address
- capacity
- memory card
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は中央処理装置に接続され、所定のデータが入出
力される償数のメモリカードよシネ良カードをエラーデ
ータのアドレスよシ検出する不良カード検出方法に関す
る。
力される償数のメモリカードよシネ良カードをエラーデ
ータのアドレスよシ検出する不良カード検出方法に関す
る。
（ｂ） 従来技術と問題点
一般的に中央処理装置に接続された複数のメモリカード
によって形成ざ扛だメモリシステム第１図に示すように
構成されている第１図は従来のメモリシステムの回ん構
成図である。
によって形成ざ扛だメモリシステム第１図に示すように
構成されている第１図は従来のメモリシステムの回ん構
成図である。
中央処理装置１にはａＩ数のメモリカード２−１゜２−
２〜がデータバスｌｌ、アドレスバス１２、および信号
繕１３によって接続されている。それぞれのメモリカー
ド２−１．２−２〜にはメモリ素子２１とメモリ素子２
１のリードライトを制御するリードライト制御回路２２
とアドレス情報を確認するコンベア回路２３とカード容
量設定部２５と上位のメモリカードと自身のメモリカー
ドの容量を加算して下位のメモリカードに割付はアドレ
スを出力するアダー回路２４とアドレスバス１２からの
アドレス情報を受けるレシーバ回路２６とデータバス１
１にデータを送受するレシーバ回路２７とドライバ回路
２８とが設けられている。
２〜がデータバスｌｌ、アドレスバス１２、および信号
繕１３によって接続されている。それぞれのメモリカー
ド２−１．２−２〜にはメモリ素子２１とメモリ素子２
１のリードライトを制御するリードライト制御回路２２
とアドレス情報を確認するコンベア回路２３とカード容
量設定部２５と上位のメモリカードと自身のメモリカー
ドの容量を加算して下位のメモリカードに割付はアドレ
スを出力するアダー回路２４とアドレスバス１２からの
アドレス情報を受けるレシーバ回路２６とデータバス１
１にデータを送受するレシーバ回路２７とドライバ回路
２８とが設けられている。
そこで、リードライトタイミング制御ａｔ１回ｗ！２２
はレシーバ回路２６を介して入力された所定のアドレス
情報に従９て割付はアドレスに該当するコンベア回路２
３からの信号と信号線１３のリードライト信号とによっ
てメモリ素子２１をアクセスし、メモリ素子２１にレシ
ーバ回路２７を介してデータバス１１からのデータが入
力されるか、またはメモリ素子２１からドライバ回路２
８を介してデータバス１１にデータが出力されるよう行
なわれる。
はレシーバ回路２６を介して入力された所定のアドレス
情報に従９て割付はアドレスに該当するコンベア回路２
３からの信号と信号線１３のリードライト信号とによっ
てメモリ素子２１をアクセスし、メモリ素子２１にレシ
ーバ回路２７を介してデータバス１１からのデータが入
力されるか、またはメモリ素子２１からドライバ回路２
８を介してデータバス１１にデータが出力されるよう行
なわれる。
このようなメモリシステムでは、一般的に、メモリ素子
２１の異状に゛ニジエラーデータの障害が発生した場合
はその不良メモリ素子を有する不良メモリカードを取り
外し、新たなメモリカードと交換することが行なわれる
。
２１の異状に゛ニジエラーデータの障害が発生した場合
はその不良メモリ素子を有する不良メモリカードを取り
外し、新たなメモリカードと交換することが行なわれる
。
しかし、このような構成ではエラーデータから該当する
不良メモリカードを中央処理装置１により割り出すこと
ができない欠点を有していた。そこで不良メモリカード
の割出は、オペレータがそれぞれのメモリカード２−１
．２−２〜の割付はアドレスを調査し、エラーデータの
アドレスと照合して行なわれる。したがって、不良メモ
リカードの割り出しには多くの工数を費する問題を有し
ていた。
不良メモリカードを中央処理装置１により割り出すこと
ができない欠点を有していた。そこで不良メモリカード
の割出は、オペレータがそれぞれのメモリカード２−１
．２−２〜の割付はアドレスを調査し、エラーデータの
アドレスと照合して行なわれる。したがって、不良メモ
リカードの割り出しには多くの工数を費する問題を有し
ていた。
（Ｃ） 発明の目的
本発明の目的はメモリカートの容量および実装位置を読
み出し、それぞれのメモリカードに対して割付はアドレ
スを記憶さゼることでエラーデータのアドレスにより不
良となった該当メモリカードを割り出すことにより前述
の問題点を除去したものを提供するものである。
み出し、それぞれのメモリカードに対して割付はアドレ
スを記憶さゼることでエラーデータのアドレスにより不
良となった該当メモリカードを割り出すことにより前述
の問題点を除去したものを提供するものである。
（ｄ） 発明の構成
本発明の目的は、か＼る不良メモリカードの検出方法に
おいて、それぞれのメモリカードには自身のメモリ素子
の容量およびメモリ素子の実装位置を設定する容量設定
手段と、該容量設定手段および該メモリ素子のいづれか
を読み出す切替手段とを設け、該切替手段を介して該容
量設定手段の容量および実装位置を読み取り割付はアド
レスを算出するようにし、該割付はアドレスの算出テー
ブルにエラーデータのアドレスを照会することで該メモ
リカードが検出されることを特徴とする不良メモリカー
ド検出方法により達成される。
おいて、それぞれのメモリカードには自身のメモリ素子
の容量およびメモリ素子の実装位置を設定する容量設定
手段と、該容量設定手段および該メモリ素子のいづれか
を読み出す切替手段とを設け、該切替手段を介して該容
量設定手段の容量および実装位置を読み取り割付はアド
レスを算出するようにし、該割付はアドレスの算出テー
ブルにエラーデータのアドレスを照会することで該メモ
リカードが検出されることを特徴とする不良メモリカー
ド検出方法により達成される。
（ｅ） 発明の実施例
以下本発明を第２図を参考に詳細に説明する。
第２図は本発明による不良メモリカード検出方法の一実
施例を示す回ｗＪ構成図である。
施例を示す回ｗＪ構成図である。
メモリカード３にはカード容量およびメモリ素子の実装
位置を設定する容量設定部３２と、カードアドレスをｌ
ｌｔ！１合するコンベア回路２９と、レジスタ部３１に
格納さｎた割付はアドレスによって照合するコンベア同
＆′６２３と、コンベア回路２３の出力によって駆１助
されるリードライトタイミング制御回路２２の信号とコ
ンベア回路２９の信号とを受けるマルチプレクサ３４と
、マルチプレク？３４の出力と信−８線３５の信号とに
よってデータバス１１にデータを出力する切替回路３３
とを設けて形成され、その他は前述と同じ構成である。
位置を設定する容量設定部３２と、カードアドレスをｌ
ｌｔ！１合するコンベア回路２９と、レジスタ部３１に
格納さｎた割付はアドレスによって照合するコンベア同
＆′６２３と、コンベア回路２３の出力によって駆１助
されるリードライトタイミング制御回路２２の信号とコ
ンベア回路２９の信号とを受けるマルチプレクサ３４と
、マルチプレク？３４の出力と信−８線３５の信号とに
よってデータバス１１にデータを出力する切替回路３３
とを設けて形成され、その他は前述と同じ構成である。
そこで、信号？ＩＭ１４の容量リード信号によって所定
のカードアドレスの容量設定部３２の容量および実装位
置が切替回路３３を介して順次読み出され、史に、中央
処理装置１によシ割付はアドレスが算出され、レジスタ
ライト信号によってそれぞれレジスタ回路３１に割付は
アドレスが格納される。メモリ素子２１のデータの入出
力はアドレスバス１２よυレシーバ回路２６を介して受
けたアドレスがコンベア回路２３でレジスタ回路３１の
割付はアドレスに照合され、更に、信号線１３のリード
ライト信号によりリードライトタイミング制御回路２２
の制御によりレシーバ回路２７または切替回路３３を介
してデータバス１１に行なわれる。
のカードアドレスの容量設定部３２の容量および実装位
置が切替回路３３を介して順次読み出され、史に、中央
処理装置１によシ割付はアドレスが算出され、レジスタ
ライト信号によってそれぞれレジスタ回路３１に割付は
アドレスが格納される。メモリ素子２１のデータの入出
力はアドレスバス１２よυレシーバ回路２６を介して受
けたアドレスがコンベア回路２３でレジスタ回路３１の
割付はアドレスに照合され、更に、信号線１３のリード
ライト信号によりリードライトタイミング制御回路２２
の制御によりレシーバ回路２７または切替回路３３を介
してデータバス１１に行なわれる。
このように構成すると、エラーデータが発生した場合、
そのエラーデータのアドレスは前述の割付はアドレスの
算出テーブルに照会でき、したがって該当するカードア
ドレスとメモリ素子の検出を行うことができる。
そのエラーデータのアドレスは前述の割付はアドレスの
算出テーブルに照会でき、したがって該当するカードア
ドレスとメモリ素子の検出を行うことができる。
（ｆ） 発明の効果
以上説明したように本発明はそれぞれのメモリカード３
に設けた容量設定部３２の容量を読み出し、割付はアド
レスを算出し、それぞれのレジスタ回路３１に割付はア
ドレスを格納すると共に、エラーデータが発生した場合
はエラーデータのアドレスを割付はアドレスの算出テー
ブルに照会してエラーデータの発生したメモリカード３
を検出するようにしたものでおる。
に設けた容量設定部３２の容量を読み出し、割付はアド
レスを算出し、それぞれのレジスタ回路３１に割付はア
ドレスを格納すると共に、エラーデータが発生した場合
はエラーデータのアドレスを割付はアドレスの算出テー
ブルに照会してエラーデータの発生したメモリカード３
を検出するようにしたものでおる。
これにより、不良メモリカードは従来のように人手によ
る検出は不要となり、敏速に行なえ、したがって、検出
作業の工数の削減が図れ、実用効果は大である。また本
発明を利用すれば、カード内のメモリ％子のアドレスと
ビット位置およびメモリ素子の実装位置がわかっていれ
ば、メモリ素子単位でエラー素子を検出することも可能
である。
る検出は不要となり、敏速に行なえ、したがって、検出
作業の工数の削減が図れ、実用効果は大である。また本
発明を利用すれば、カード内のメモリ％子のアドレスと
ビット位置およびメモリ素子の実装位置がわかっていれ
ば、メモリ素子単位でエラー素子を検出することも可能
である。
第１図は従来のメモリカードの回路構成図、第２図は本
発明による不良メモリカード検出方法の一実施例を示す
回路構成図を示す。 図中において、１は中央処理装置、２．３はメモリカー
ド、１１はデータバス、１２はアドレスバス、１３．１
４は信号線、２１はメモリ素子、２２はリードライトタ
イミング制御回路、２３゜２９はコンベア回路、２４は
アダー回路、２５゜３２はカード容量設定部、２６．２
７はレシーノ（回路、２８はドライバ回路、３０はカー
ドアドレス設定部、３１はレジスタ回路、３３は切替回
路、３４はマルチプレクサを示す。 竿１ 川 蓼２阿
発明による不良メモリカード検出方法の一実施例を示す
回路構成図を示す。 図中において、１は中央処理装置、２．３はメモリカー
ド、１１はデータバス、１２はアドレスバス、１３．１
４は信号線、２１はメモリ素子、２２はリードライトタ
イミング制御回路、２３゜２９はコンベア回路、２４は
アダー回路、２５゜３２はカード容量設定部、２６．２
７はレシーノ（回路、２８はドライバ回路、３０はカー
ドアドレス設定部、３１はレジスタ回路、３３は切替回
路、３４はマルチプレクサを示す。 竿１ 川 蓼２阿
Claims (1)
- 中央処理装置と該中央処理装置に接続され、所定のデー
タが入出力されるメモリ素子を有する複数のメモリカー
ドとを備え、該メモリ素子に異状が生じた際、異状の該
メモリ素子が位置された該メモリカードを検出する不良
カード検出方法であって、該メモリカードには自身のメ
モリ素子の容量およびメモリ素子実装位置を設定する容
曾設定手段と、該各所設定手段および該メモリ素子のい
づれかを読み出す切替手段とを設け、該切替手段を介し
て該容ｉｉ定手段の容量および実装位置を読み取シ割付
はアドレスを算出するようにし、該割付アドレスの算出
テーブルにエラーデータのアドレスを照会することで該
メモリカードが検出されることを特徴とする不良メモリ
カード検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204014A JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204014A JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097450A true JPS6097450A (ja) | 1985-05-31 |
| JPH0239814B2 JPH0239814B2 (ja) | 1990-09-07 |
Family
ID=16483337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204014A Granted JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280945A (ja) * | 1986-05-30 | 1987-12-05 | Fujitsu Ltd | メモリ・システム |
| JPS62298855A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 情報処理装置 |
| US5714016A (en) * | 1992-09-30 | 1998-02-03 | Sumitomo Electric Industries, Ltd. | Gear for wheel speed detection and method of manufacturing the same |
| JP2006266441A (ja) * | 2005-03-25 | 2006-10-05 | Aisin Seiki Co Ltd | 厚板プレスギヤ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05337719A (ja) * | 1992-05-30 | 1993-12-21 | Hitachi Tool Eng Ltd | エンドミル |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529520A (en) * | 1978-08-22 | 1980-03-01 | Yokohama Rubber Co Ltd:The | Rubber composition |
-
1983
- 1983-10-31 JP JP58204014A patent/JPS6097450A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529520A (en) * | 1978-08-22 | 1980-03-01 | Yokohama Rubber Co Ltd:The | Rubber composition |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280945A (ja) * | 1986-05-30 | 1987-12-05 | Fujitsu Ltd | メモリ・システム |
| JPS62298855A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 情報処理装置 |
| US5714016A (en) * | 1992-09-30 | 1998-02-03 | Sumitomo Electric Industries, Ltd. | Gear for wheel speed detection and method of manufacturing the same |
| JP2006266441A (ja) * | 2005-03-25 | 2006-10-05 | Aisin Seiki Co Ltd | 厚板プレスギヤ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239814B2 (ja) | 1990-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6097450A (ja) | 不良メモリカ−ド検出方法 | |
| JPS63184146A (ja) | 情報処理装置 | |
| JPS60122426A (ja) | 書込みデ−タチエック方式 | |
| JP2830491B2 (ja) | バスパリティエラー発生位置検出方式 | |
| JPS57167200A (en) | Memory backup circuit | |
| JPH01155452A (ja) | データ処理システムの接続確認方式 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| JP2001306411A (ja) | 情報処理装置及び情報処理方法 | |
| JP2645021B2 (ja) | バス異常検査システム | |
| JPH079636B2 (ja) | バス診断装置 | |
| SU1312591A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
| JPH0528006A (ja) | マイクロプロセツサ監視回路 | |
| JPH02157952A (ja) | 記憶装置 | |
| JPS61271700A (ja) | メモリ試験装置 | |
| JPH0528056A (ja) | メモリ装置 | |
| JPS5856063A (ja) | システム監視装置による情報処理装置間通信方式 | |
| JPS63121961A (ja) | デ−タ処理装置 | |
| JPH05257831A (ja) | 入出力処理装置 | |
| JPS6134176B2 (ja) | ||
| JPS63200248A (ja) | メモリアクセス処理方式 | |
| JPH03233638A (ja) | メモリエラー情報収集方式 | |
| JPS6150338B2 (ja) | ||
| JPH01188959A (ja) | 情報履歴記憶装置 | |
| JPS6042505B2 (ja) | 出力メモリ装置 | |
| JPS59116998A (ja) | 主記憶装置の障害検知方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |