JPS6042505B2 - 出力メモリ装置 - Google Patents
出力メモリ装置Info
- Publication number
- JPS6042505B2 JPS6042505B2 JP55056621A JP5662180A JPS6042505B2 JP S6042505 B2 JPS6042505 B2 JP S6042505B2 JP 55056621 A JP55056621 A JP 55056621A JP 5662180 A JP5662180 A JP 5662180A JP S6042505 B2 JPS6042505 B2 JP S6042505B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- output
- memory
- circuit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は出力メモリ装置に関し、特に共通バスに接続
された出力メモリ装置の動作のチェックを行なうもので
ある。
された出力メモリ装置の動作のチェックを行なうもので
ある。
この種の出力メモリ装置は第1図に示すようにして用
いられるもので、従来第2図の構成のものが用いられて
いた。
いられるもので、従来第2図の構成のものが用いられて
いた。
第1図において、1は制御部で、共通バス2を介して複
数のメモリ装置3A、3B・・・に接続され、各メモリ
装置3A、3B・・・にそれぞれ出力データ信号を記憶
させることにより、この記憶データを必要に応じて他の
装置に転送完了するまで出力線4A、4B・・・に維持
するよ うになされている。第2図において、11はメ
モリで、入力データ線5A、5B・・・を通じて制御部
1から共通バス2を通じて到来した4ビットの入力デー
タAをデータ入力端子1D〜4Dに受けて記憶し、この
記憶内容をデータ出力線4A、4B・・・を介して出力
データBとして送出する。
数のメモリ装置3A、3B・・・に接続され、各メモリ
装置3A、3B・・・にそれぞれ出力データ信号を記憶
させることにより、この記憶データを必要に応じて他の
装置に転送完了するまで出力線4A、4B・・・に維持
するよ うになされている。第2図において、11はメ
モリで、入力データ線5A、5B・・・を通じて制御部
1から共通バス2を通じて到来した4ビットの入力デー
タAをデータ入力端子1D〜4Dに受けて記憶し、この
記憶内容をデータ出力線4A、4B・・・を介して出力
データBとして送出する。
また12はアドレス選択回路で、制御部1から入力デー
タAと同時に共通バス2に送出されたアドレス信号Cを
受けて各メモリ装置3A、3B・・・のメモリ11に予
め割当てられたアドレスと一致したときこれを検出して
その検出信号Dをアンド回路構成の読込制御信号回路1
3に第1の条件信号として与える。 読込制御信号回路
13は第2の条件信号としてパリテイチェック回路14
の正常確認出力Eを受ける。
タAと同時に共通バス2に送出されたアドレス信号Cを
受けて各メモリ装置3A、3B・・・のメモリ11に予
め割当てられたアドレスと一致したときこれを検出して
その検出信号Dをアンド回路構成の読込制御信号回路1
3に第1の条件信号として与える。 読込制御信号回路
13は第2の条件信号としてパリテイチェック回路14
の正常確認出力Eを受ける。
パリテイチェック回路14は制御部1から共通バス2に
送出された入力データAと、これと一緒に送出されたパ
リテイ信号Fとによつて入力データAが正常にメモリ装
置3A、3B・・・に到来したか否かを確認し、正常の
場合に正常確認出力Eを発生する。 さらに読込制御信
号回路13は第3の条件信号として制御部1から共通バ
ス2に送出された入力データ読込信号Gを受ける。
送出された入力データAと、これと一緒に送出されたパ
リテイ信号Fとによつて入力データAが正常にメモリ装
置3A、3B・・・に到来したか否かを確認し、正常の
場合に正常確認出力Eを発生する。 さらに読込制御信
号回路13は第3の条件信号として制御部1から共通バ
ス2に送出された入力データ読込信号Gを受ける。
入力データ読込信号Gは、第3図AないしCに示す如く
アドレス信号C及びパリテイ信号Fが入力データ信号A
と同時に制御部1から送出されるのに対して、予定の時
間Tだけ遅れた後に送出される(第3図D)。かくする
のはアドレス信号C1パリテイ信号F及び入力データ信
号Aの時間的バラツキを揃えるためで、これらの信号C
,F,及びAが安定した状態になつたとき入力データ読
込信号Gを送出するようになされている。かくして読込
制御信号回路13は入力データ読込信号Gが到来したと
き、パリテイチェック回路14において正常確認出力E
が送出されていることを条件としてメモリ11に対して
読込命令Hを与える。
アドレス信号C及びパリテイ信号Fが入力データ信号A
と同時に制御部1から送出されるのに対して、予定の時
間Tだけ遅れた後に送出される(第3図D)。かくする
のはアドレス信号C1パリテイ信号F及び入力データ信
号Aの時間的バラツキを揃えるためで、これらの信号C
,F,及びAが安定した状態になつたとき入力データ読
込信号Gを送出するようになされている。かくして読込
制御信号回路13は入力データ読込信号Gが到来したと
き、パリテイチェック回路14において正常確認出力E
が送出されていることを条件としてメモリ11に対して
読込命令Hを与える。
この読込命令Hは時間遅れ回路15を介し、さらに共通
バス2を介してメモリ11の読込動作時間が経過した後
に読込完了信号J(第3図G)として制御部1に返送さ
れる。一方かくしてメモリ11の記憶内容である出力デ
ータB(第3図E)はパリテイ付加回路16に与えられ
、パリテイ信号K(第3図F)を出力線4A,4B・・
・を介して出力データBと共に送出する。
バス2を介してメモリ11の読込動作時間が経過した後
に読込完了信号J(第3図G)として制御部1に返送さ
れる。一方かくしてメモリ11の記憶内容である出力デ
ータB(第3図E)はパリテイ付加回路16に与えられ
、パリテイ信号K(第3図F)を出力線4A,4B・・
・を介して出力データBと共に送出する。
第2図の構成のメモリ装置3A,3B・・・において、
制御部1から共通バス2に同時に送出されたアドレス信
号C1データ信号A及びパリテイ信号Fのうち、アドレ
ス信号Cによつてアドレスされたアドレス選択回路12
をもつメモリ装置3A,3B・・・の1つが読込制御信
号回路13を動作させ、パリテイチェック回路14によ
つて得た正常確認出力Eに基づいて入力データ読込信号
Gが到来したとき入力データAをメモリ11に読込み、
その後読込完了信号Jを共通バス2を通じて制御部1に
返送する。
制御部1から共通バス2に同時に送出されたアドレス信
号C1データ信号A及びパリテイ信号Fのうち、アドレ
ス信号Cによつてアドレスされたアドレス選択回路12
をもつメモリ装置3A,3B・・・の1つが読込制御信
号回路13を動作させ、パリテイチェック回路14によ
つて得た正常確認出力Eに基づいて入力データ読込信号
Gが到来したとき入力データAをメモリ11に読込み、
その後読込完了信号Jを共通バス2を通じて制御部1に
返送する。
かくしてメモリ11に記憶されたデータが出力データ信
号Bとして送出されると共に、パリテイ付加回路16か
らパリテイ信号Kが送出される。なおこのとき制御部1
は読込完了信号Jを受信すると、データ読込完了信号G
の送出を止め、次のアドレス信号C及びデータ信号Aを
共通バス2に送出すると共に、次のメモリ装置及び周辺
装置の制御を行う。
号Bとして送出されると共に、パリテイ付加回路16か
らパリテイ信号Kが送出される。なおこのとき制御部1
は読込完了信号Jを受信すると、データ読込完了信号G
の送出を止め、次のアドレス信号C及びデータ信号Aを
共通バス2に送出すると共に、次のメモリ装置及び周辺
装置の制御を行う。
以上の従来の出力メモリ装置は、メモリ又は周辺装置の
動作の完了を待つて次の動作に移るような制御方式を採
用しているのて信頼性を向上させようとする場合に有利
であり、多く使用されている。
動作の完了を待つて次の動作に移るような制御方式を採
用しているのて信頼性を向上させようとする場合に有利
であり、多く使用されている。
しかしこの従来の装置は、メモリの動作をチェックを行
うようにはなされていないのでメモリの不良を発見でき
ないという問題がある。以上の点を考慮して本発明はメ
モリ11の動作不良を比較的簡易な構成によつて確実に
チェックできる出力メモリ装置を得ることを目的とする
。本発明に係る出力メモリ装置は、入力データに付加さ
れた第1のパリテイ信号と上記入力信号が記憶されたメ
モリから出力される出力データに付加された第2のパリ
テイ信号との一致を検出するパリテイー致検出回路を設
け、該パリテイー致検出回路の一致検出結果に基づき制
御部へ読込完了検出手段から出力される読込完了信号を
出力する構成である。以下第2図との対応部分に同一符
号を附して示す第4図について本発明の一例を詳述する
に、21はパリテイー致検出回路で、制御部1から共通
バス2を通じてパリテイチェック回路14に送られて来
るパリテイ信号Fを第1の入力条件信号として受けると
共に、パリテイ付加回路16によつて発生されたパリテ
イ信号Kを第2の入力条件信号として受ける3入力アン
ド回路て構成されている。
うようにはなされていないのでメモリの不良を発見でき
ないという問題がある。以上の点を考慮して本発明はメ
モリ11の動作不良を比較的簡易な構成によつて確実に
チェックできる出力メモリ装置を得ることを目的とする
。本発明に係る出力メモリ装置は、入力データに付加さ
れた第1のパリテイ信号と上記入力信号が記憶されたメ
モリから出力される出力データに付加された第2のパリ
テイ信号との一致を検出するパリテイー致検出回路を設
け、該パリテイー致検出回路の一致検出結果に基づき制
御部へ読込完了検出手段から出力される読込完了信号を
出力する構成である。以下第2図との対応部分に同一符
号を附して示す第4図について本発明の一例を詳述する
に、21はパリテイー致検出回路で、制御部1から共通
バス2を通じてパリテイチェック回路14に送られて来
るパリテイ信号Fを第1の入力条件信号として受けると
共に、パリテイ付加回路16によつて発生されたパリテ
イ信号Kを第2の入力条件信号として受ける3入力アン
ド回路て構成されている。
この実施例の場合パリテイー致検出回路21には時間遅
れ回路15の読込完了信号Jが第3の入力条件信号とし
て与えられ、かくしてパリテイ信号F及びKが一致した
ときこれを条件としてパリテイー致検出回路21から制
御部1に対してパリテイチェック読込完了信号Lを送出
するようになされている。以上の構成において、第2図
について上述したjと同様に、制御部1から共通バス2
を介して入力データAと共にパリテイ信号Fがパリテイ
チェック回路14に到来したとき、このパリテイ信号F
がパリテイー致検出回路21に与えられる。
れ回路15の読込完了信号Jが第3の入力条件信号とし
て与えられ、かくしてパリテイ信号F及びKが一致した
ときこれを条件としてパリテイー致検出回路21から制
御部1に対してパリテイチェック読込完了信号Lを送出
するようになされている。以上の構成において、第2図
について上述したjと同様に、制御部1から共通バス2
を介して入力データAと共にパリテイ信号Fがパリテイ
チェック回路14に到来したとき、このパリテイ信号F
がパリテイー致検出回路21に与えられる。
その後読込制御信号回路13の正常確認出力Hによつ・
てメモリ11が入力データAを読込み、かくしてパリテ
イ付加回路16からパリテイ信号Kが送出されたとき、
このパリテイ信号Kがパリテイー致検出回路21に与え
られる。パリテイー致検出回路21は与えられたパリテ
)イ信号F及びKが一致し、その後時間遅れ回路15に
読込完了信号Jが得られたときこのパリテイチェック読
込完了信号Lを共通バス2を介して制御部1へ返送する
。
てメモリ11が入力データAを読込み、かくしてパリテ
イ付加回路16からパリテイ信号Kが送出されたとき、
このパリテイ信号Kがパリテイー致検出回路21に与え
られる。パリテイー致検出回路21は与えられたパリテ
)イ信号F及びKが一致し、その後時間遅れ回路15に
読込完了信号Jが得られたときこのパリテイチェック読
込完了信号Lを共通バス2を介して制御部1へ返送する
。
従つて制御部1は、各メモリ装置3A,3B・・・への
入力データAの転送に誤りがなかつたことに加えてこの
入力データAが正しくメモリ11に記憶されたことを、
パリテイチェック読込完了信号Lが返送されて来たこと
によつて判知することができる。
入力データAの転送に誤りがなかつたことに加えてこの
入力データAが正しくメモリ11に記憶されたことを、
パリテイチェック読込完了信号Lが返送されて来たこと
によつて判知することができる。
なお第4図の場合パリテイー致検出回路21を3入力ア
ンド回路によつて構成して、パリテイ信号Kの一致の検
出と、読込完了信号Jに基づくパリテイ読込完了信号L
の発生とを同時に行うようにしたがこれに代え、パリテ
イ信号F及びKを排他的論理和回路にて受けて両者が一
致したとき論理RO.Jとなる出力をインバータで反転
して2入力アンド回路に一万の入力条件信号として与え
ると共に、他方の入力条件信号として時間遅れ回路15
の出力を与えるように構成しても良い。
ンド回路によつて構成して、パリテイ信号Kの一致の検
出と、読込完了信号Jに基づくパリテイ読込完了信号L
の発生とを同時に行うようにしたがこれに代え、パリテ
イ信号F及びKを排他的論理和回路にて受けて両者が一
致したとき論理RO.Jとなる出力をインバータで反転
して2入力アンド回路に一万の入力条件信号として与え
ると共に、他方の入力条件信号として時間遅れ回路15
の出力を与えるように構成しても良い。
かくすれば、パリテイ信号F及びKが一致したとき2入
力アンド回路からパリテイ読込完了信号を送出すること
ができる。上述のように本発明に係る出力メモリ装置は
、入力データに付加された第1のパリテイ信号と上記入
力信号が記憶されたメモリから出力される出力データに
付加された第2のパリテイ信号との一致を検出するパリ
テイー致検出回路を設け、該パリテイー致検出回路の一
致検出結果に基づき制御部へ読込完了検出手段から出力
される読込完了信号を出力する構成を採つたことから、
簡易な構成て出力メモリ装置のメモリの記憶動作の異常
を確実にチェックできる。
力アンド回路からパリテイ読込完了信号を送出すること
ができる。上述のように本発明に係る出力メモリ装置は
、入力データに付加された第1のパリテイ信号と上記入
力信号が記憶されたメモリから出力される出力データに
付加された第2のパリテイ信号との一致を検出するパリ
テイー致検出回路を設け、該パリテイー致検出回路の一
致検出結果に基づき制御部へ読込完了検出手段から出力
される読込完了信号を出力する構成を採つたことから、
簡易な構成て出力メモリ装置のメモリの記憶動作の異常
を確実にチェックできる。
またかくするにつぎ上述の実施例のように、制御部1へ
返送すべき読込完了信号Jに関連して2つのパリテイチ
ェック信号が一致したときパリテイチェック読込完了信
号Lを送出するようにしたことにより、制御部1の構成
を変更することなくメモリの動作のチェックを制御部で
行うことができる。
返送すべき読込完了信号Jに関連して2つのパリテイチ
ェック信号が一致したときパリテイチェック読込完了信
号Lを送出するようにしたことにより、制御部1の構成
を変更することなくメモリの動作のチェックを制御部で
行うことができる。
なお上述の実施例においては、入力データが4ビット(
従つてメモリも4ビット)の場合について述べたが、入
力データのビット数は任意に選定できる。
従つてメモリも4ビット)の場合について述べたが、入
力データのビット数は任意に選定できる。
また各出力メモリ装置に内蔵されるメモリの数も任意に
選定し得る。図面の簡単な説明第1図は出力メモリ装置
を含んでなるデータ転送部を示すブロック図、第2図は
その従来の出力メモリ装置の詳細構成を示すブロック図
、第3図はその動作の説明に供する信号波形図、第4図
は本発明に依る出力メモリ装置の一例を示すブロック図
である。
選定し得る。図面の簡単な説明第1図は出力メモリ装置
を含んでなるデータ転送部を示すブロック図、第2図は
その従来の出力メモリ装置の詳細構成を示すブロック図
、第3図はその動作の説明に供する信号波形図、第4図
は本発明に依る出力メモリ装置の一例を示すブロック図
である。
1・・・・・・制御部、2・・・・・・共通バス、3A
,3B・・・・・・メモリ装置、4A,4B・・・・・
・出力線、5A,5B・・・・・・入力線、11・・・
・・・メモリ、12・・・・アドレス選択回路、13・
・・・・・読込制御信号回路、14・・・・・・パリテ
イチェック回路、15・・・・・時間遅れ回路、16・
・・・・・パリテイ付加回路、21・・・・・パリテイ
ー致検出回路。
,3B・・・・・・メモリ装置、4A,4B・・・・・
・出力線、5A,5B・・・・・・入力線、11・・・
・・・メモリ、12・・・・アドレス選択回路、13・
・・・・・読込制御信号回路、14・・・・・・パリテ
イチェック回路、15・・・・・時間遅れ回路、16・
・・・・・パリテイ付加回路、21・・・・・パリテイ
ー致検出回路。
Claims (1)
- 1 第1のパリテイ信号が付加された入力データを制御
部から共通バスを介して受けて記憶するメモリと、該メ
モリに入力データを書込む書込指令に基づいて上記制御
部へ読込完了信号を出力する読込完了検出手段と、上記
メモリの記憶内容を出力データとして第2のパリテイ信
号を付加して送出するようになされた出力メモリ装置に
おいて、上記第1及び第2のパリテイ信号の一致を検出
するパリティ一致検出回路を設け、上記パリティ一致検
出回路の一致検出結果に基づき上記読込完了検出手段の
読込完了信号を制御部に出力し、上記メモリの記憶動作
の異常を検出することを特徴とする出力メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55056621A JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55056621A JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56153592A JPS56153592A (en) | 1981-11-27 |
JPS6042505B2 true JPS6042505B2 (ja) | 1985-09-24 |
Family
ID=13032347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55056621A Expired JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6042505B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61180341U (ja) * | 1985-04-30 | 1986-11-11 |
-
1980
- 1980-04-25 JP JP55056621A patent/JPS6042505B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS56153592A (en) | 1981-11-27 |
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