JPS6042505B2 - 出力メモリ装置 - Google Patents
出力メモリ装置Info
- Publication number
- JPS6042505B2 JPS6042505B2 JP55056621A JP5662180A JPS6042505B2 JP S6042505 B2 JPS6042505 B2 JP S6042505B2 JP 55056621 A JP55056621 A JP 55056621A JP 5662180 A JP5662180 A JP 5662180A JP S6042505 B2 JPS6042505 B2 JP S6042505B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- output
- memory
- circuit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は出力メモリ装置に関し、特に共通バスに接続
された出力メモリ装置の動作のチェックを行なうもので
ある。
された出力メモリ装置の動作のチェックを行なうもので
ある。
この種の出力メモリ装置は第１図に示すようにして用
いられるもので、従来第２図の構成のものが用いられて
いた。
いられるもので、従来第２図の構成のものが用いられて
いた。
第１図において、１は制御部で、共通バス２を介して複
数のメモリ装置３Ａ、３Ｂ・・・に接続され、各メモリ
装置３Ａ、３Ｂ・・・にそれぞれ出力データ信号を記憶
させることにより、この記憶データを必要に応じて他の
装置に転送完了するまで出力線４Ａ、４Ｂ・・・に維持
するよ うになされている。第２図において、１１はメ
モリで、入力データ線５Ａ、５Ｂ・・・を通じて制御部
１から共通バス２を通じて到来した４ビットの入力デー
タＡをデータ入力端子１Ｄ〜４Ｄに受けて記憶し、この
記憶内容をデータ出力線４Ａ、４Ｂ・・・を介して出力
データＢとして送出する。
数のメモリ装置３Ａ、３Ｂ・・・に接続され、各メモリ
装置３Ａ、３Ｂ・・・にそれぞれ出力データ信号を記憶
させることにより、この記憶データを必要に応じて他の
装置に転送完了するまで出力線４Ａ、４Ｂ・・・に維持
するよ うになされている。第２図において、１１はメ
モリで、入力データ線５Ａ、５Ｂ・・・を通じて制御部
１から共通バス２を通じて到来した４ビットの入力デー
タＡをデータ入力端子１Ｄ〜４Ｄに受けて記憶し、この
記憶内容をデータ出力線４Ａ、４Ｂ・・・を介して出力
データＢとして送出する。
また１２はアドレス選択回路で、制御部１から入力デー
タＡと同時に共通バス２に送出されたアドレス信号Ｃを
受けて各メモリ装置３Ａ、３Ｂ・・・のメモリ１１に予
め割当てられたアドレスと一致したときこれを検出して
その検出信号Ｄをアンド回路構成の読込制御信号回路１
３に第１の条件信号として与える。 読込制御信号回路
１３は第２の条件信号としてパリテイチェック回路１４
の正常確認出力Ｅを受ける。
タＡと同時に共通バス２に送出されたアドレス信号Ｃを
受けて各メモリ装置３Ａ、３Ｂ・・・のメモリ１１に予
め割当てられたアドレスと一致したときこれを検出して
その検出信号Ｄをアンド回路構成の読込制御信号回路１
３に第１の条件信号として与える。 読込制御信号回路
１３は第２の条件信号としてパリテイチェック回路１４
の正常確認出力Ｅを受ける。
パリテイチェック回路１４は制御部１から共通バス２に
送出された入力データＡと、これと一緒に送出されたパ
リテイ信号Ｆとによつて入力データＡが正常にメモリ装
置３Ａ、３Ｂ・・・に到来したか否かを確認し、正常の
場合に正常確認出力Ｅを発生する。 さらに読込制御信
号回路１３は第３の条件信号として制御部１から共通バ
ス２に送出された入力データ読込信号Ｇを受ける。
送出された入力データＡと、これと一緒に送出されたパ
リテイ信号Ｆとによつて入力データＡが正常にメモリ装
置３Ａ、３Ｂ・・・に到来したか否かを確認し、正常の
場合に正常確認出力Ｅを発生する。 さらに読込制御信
号回路１３は第３の条件信号として制御部１から共通バ
ス２に送出された入力データ読込信号Ｇを受ける。
入力データ読込信号Ｇは、第３図ＡないしＣに示す如く
アドレス信号Ｃ及びパリテイ信号Ｆが入力データ信号Ａ
と同時に制御部１から送出されるのに対して、予定の時
間Ｔだけ遅れた後に送出される（第３図Ｄ）。かくする
のはアドレス信号Ｃ１パリテイ信号Ｆ及び入力データ信
号Ａの時間的バラツキを揃えるためで、これらの信号Ｃ
，Ｆ，及びＡが安定した状態になつたとき入力データ読
込信号Ｇを送出するようになされている。かくして読込
制御信号回路１３は入力データ読込信号Ｇが到来したと
き、パリテイチェック回路１４において正常確認出力Ｅ
が送出されていることを条件としてメモリ１１に対して
読込命令Ｈを与える。
アドレス信号Ｃ及びパリテイ信号Ｆが入力データ信号Ａ
と同時に制御部１から送出されるのに対して、予定の時
間Ｔだけ遅れた後に送出される（第３図Ｄ）。かくする
のはアドレス信号Ｃ１パリテイ信号Ｆ及び入力データ信
号Ａの時間的バラツキを揃えるためで、これらの信号Ｃ
，Ｆ，及びＡが安定した状態になつたとき入力データ読
込信号Ｇを送出するようになされている。かくして読込
制御信号回路１３は入力データ読込信号Ｇが到来したと
き、パリテイチェック回路１４において正常確認出力Ｅ
が送出されていることを条件としてメモリ１１に対して
読込命令Ｈを与える。
この読込命令Ｈは時間遅れ回路１５を介し、さらに共通
バス２を介してメモリ１１の読込動作時間が経過した後
に読込完了信号Ｊ（第３図Ｇ）として制御部１に返送さ
れる。一方かくしてメモリ１１の記憶内容である出力デ
ータＢ（第３図Ｅ）はパリテイ付加回路１６に与えられ
、パリテイ信号Ｋ（第３図Ｆ）を出力線４Ａ，４Ｂ・・
・を介して出力データＢと共に送出する。
バス２を介してメモリ１１の読込動作時間が経過した後
に読込完了信号Ｊ（第３図Ｇ）として制御部１に返送さ
れる。一方かくしてメモリ１１の記憶内容である出力デ
ータＢ（第３図Ｅ）はパリテイ付加回路１６に与えられ
、パリテイ信号Ｋ（第３図Ｆ）を出力線４Ａ，４Ｂ・・
・を介して出力データＢと共に送出する。
第２図の構成のメモリ装置３Ａ，３Ｂ・・・において、
制御部１から共通バス２に同時に送出されたアドレス信
号Ｃ１データ信号Ａ及びパリテイ信号Ｆのうち、アドレ
ス信号Ｃによつてアドレスされたアドレス選択回路１２
をもつメモリ装置３Ａ，３Ｂ・・・の１つが読込制御信
号回路１３を動作させ、パリテイチェック回路１４によ
つて得た正常確認出力Ｅに基づいて入力データ読込信号
Ｇが到来したとき入力データＡをメモリ１１に読込み、
その後読込完了信号Ｊを共通バス２を通じて制御部１に
返送する。
制御部１から共通バス２に同時に送出されたアドレス信
号Ｃ１データ信号Ａ及びパリテイ信号Ｆのうち、アドレ
ス信号Ｃによつてアドレスされたアドレス選択回路１２
をもつメモリ装置３Ａ，３Ｂ・・・の１つが読込制御信
号回路１３を動作させ、パリテイチェック回路１４によ
つて得た正常確認出力Ｅに基づいて入力データ読込信号
Ｇが到来したとき入力データＡをメモリ１１に読込み、
その後読込完了信号Ｊを共通バス２を通じて制御部１に
返送する。
かくしてメモリ１１に記憶されたデータが出力データ信
号Ｂとして送出されると共に、パリテイ付加回路１６か
らパリテイ信号Ｋが送出される。なおこのとき制御部１
は読込完了信号Ｊを受信すると、データ読込完了信号Ｇ
の送出を止め、次のアドレス信号Ｃ及びデータ信号Ａを
共通バス２に送出すると共に、次のメモリ装置及び周辺
装置の制御を行う。
号Ｂとして送出されると共に、パリテイ付加回路１６か
らパリテイ信号Ｋが送出される。なおこのとき制御部１
は読込完了信号Ｊを受信すると、データ読込完了信号Ｇ
の送出を止め、次のアドレス信号Ｃ及びデータ信号Ａを
共通バス２に送出すると共に、次のメモリ装置及び周辺
装置の制御を行う。
以上の従来の出力メモリ装置は、メモリ又は周辺装置の
動作の完了を待つて次の動作に移るような制御方式を採
用しているのて信頼性を向上させようとする場合に有利
であり、多く使用されている。
動作の完了を待つて次の動作に移るような制御方式を採
用しているのて信頼性を向上させようとする場合に有利
であり、多く使用されている。
しかしこの従来の装置は、メモリの動作をチェックを行
うようにはなされていないのでメモリの不良を発見でき
ないという問題がある。以上の点を考慮して本発明はメ
モリ１１の動作不良を比較的簡易な構成によつて確実に
チェックできる出力メモリ装置を得ることを目的とする
。本発明に係る出力メモリ装置は、入力データに付加さ
れた第１のパリテイ信号と上記入力信号が記憶されたメ
モリから出力される出力データに付加された第２のパリ
テイ信号との一致を検出するパリテイー致検出回路を設
け、該パリテイー致検出回路の一致検出結果に基づき制
御部へ読込完了検出手段から出力される読込完了信号を
出力する構成である。以下第２図との対応部分に同一符
号を附して示す第４図について本発明の一例を詳述する
に、２１はパリテイー致検出回路で、制御部１から共通
バス２を通じてパリテイチェック回路１４に送られて来
るパリテイ信号Ｆを第１の入力条件信号として受けると
共に、パリテイ付加回路１６によつて発生されたパリテ
イ信号Ｋを第２の入力条件信号として受ける３入力アン
ド回路て構成されている。
うようにはなされていないのでメモリの不良を発見でき
ないという問題がある。以上の点を考慮して本発明はメ
モリ１１の動作不良を比較的簡易な構成によつて確実に
チェックできる出力メモリ装置を得ることを目的とする
。本発明に係る出力メモリ装置は、入力データに付加さ
れた第１のパリテイ信号と上記入力信号が記憶されたメ
モリから出力される出力データに付加された第２のパリ
テイ信号との一致を検出するパリテイー致検出回路を設
け、該パリテイー致検出回路の一致検出結果に基づき制
御部へ読込完了検出手段から出力される読込完了信号を
出力する構成である。以下第２図との対応部分に同一符
号を附して示す第４図について本発明の一例を詳述する
に、２１はパリテイー致検出回路で、制御部１から共通
バス２を通じてパリテイチェック回路１４に送られて来
るパリテイ信号Ｆを第１の入力条件信号として受けると
共に、パリテイ付加回路１６によつて発生されたパリテ
イ信号Ｋを第２の入力条件信号として受ける３入力アン
ド回路て構成されている。
この実施例の場合パリテイー致検出回路２１には時間遅
れ回路１５の読込完了信号Ｊが第３の入力条件信号とし
て与えられ、かくしてパリテイ信号Ｆ及びＫが一致した
ときこれを条件としてパリテイー致検出回路２１から制
御部１に対してパリテイチェック読込完了信号Ｌを送出
するようになされている。以上の構成において、第２図
について上述したｊと同様に、制御部１から共通バス２
を介して入力データＡと共にパリテイ信号Ｆがパリテイ
チェック回路１４に到来したとき、このパリテイ信号Ｆ
がパリテイー致検出回路２１に与えられる。
れ回路１５の読込完了信号Ｊが第３の入力条件信号とし
て与えられ、かくしてパリテイ信号Ｆ及びＫが一致した
ときこれを条件としてパリテイー致検出回路２１から制
御部１に対してパリテイチェック読込完了信号Ｌを送出
するようになされている。以上の構成において、第２図
について上述したｊと同様に、制御部１から共通バス２
を介して入力データＡと共にパリテイ信号Ｆがパリテイ
チェック回路１４に到来したとき、このパリテイ信号Ｆ
がパリテイー致検出回路２１に与えられる。
その後読込制御信号回路１３の正常確認出力Ｈによつ・
てメモリ１１が入力データＡを読込み、かくしてパリテ
イ付加回路１６からパリテイ信号Ｋが送出されたとき、
このパリテイ信号Ｋがパリテイー致検出回路２１に与え
られる。パリテイー致検出回路２１は与えられたパリテ
）イ信号Ｆ及びＫが一致し、その後時間遅れ回路１５に
読込完了信号Ｊが得られたときこのパリテイチェック読
込完了信号Ｌを共通バス２を介して制御部１へ返送する
。
てメモリ１１が入力データＡを読込み、かくしてパリテ
イ付加回路１６からパリテイ信号Ｋが送出されたとき、
このパリテイ信号Ｋがパリテイー致検出回路２１に与え
られる。パリテイー致検出回路２１は与えられたパリテ
）イ信号Ｆ及びＫが一致し、その後時間遅れ回路１５に
読込完了信号Ｊが得られたときこのパリテイチェック読
込完了信号Ｌを共通バス２を介して制御部１へ返送する
。
従つて制御部１は、各メモリ装置３Ａ，３Ｂ・・・への
入力データＡの転送に誤りがなかつたことに加えてこの
入力データＡが正しくメモリ１１に記憶されたことを、
パリテイチェック読込完了信号Ｌが返送されて来たこと
によつて判知することができる。
入力データＡの転送に誤りがなかつたことに加えてこの
入力データＡが正しくメモリ１１に記憶されたことを、
パリテイチェック読込完了信号Ｌが返送されて来たこと
によつて判知することができる。
なお第４図の場合パリテイー致検出回路２１を３入力ア
ンド回路によつて構成して、パリテイ信号Ｋの一致の検
出と、読込完了信号Ｊに基づくパリテイ読込完了信号Ｌ
の発生とを同時に行うようにしたがこれに代え、パリテ
イ信号Ｆ及びＫを排他的論理和回路にて受けて両者が一
致したとき論理ＲＯ．Ｊとなる出力をインバータで反転
して２入力アンド回路に一万の入力条件信号として与え
ると共に、他方の入力条件信号として時間遅れ回路１５
の出力を与えるように構成しても良い。
ンド回路によつて構成して、パリテイ信号Ｋの一致の検
出と、読込完了信号Ｊに基づくパリテイ読込完了信号Ｌ
の発生とを同時に行うようにしたがこれに代え、パリテ
イ信号Ｆ及びＫを排他的論理和回路にて受けて両者が一
致したとき論理ＲＯ．Ｊとなる出力をインバータで反転
して２入力アンド回路に一万の入力条件信号として与え
ると共に、他方の入力条件信号として時間遅れ回路１５
の出力を与えるように構成しても良い。
かくすれば、パリテイ信号Ｆ及びＫが一致したとき２入
力アンド回路からパリテイ読込完了信号を送出すること
ができる。上述のように本発明に係る出力メモリ装置は
、入力データに付加された第１のパリテイ信号と上記入
力信号が記憶されたメモリから出力される出力データに
付加された第２のパリテイ信号との一致を検出するパリ
テイー致検出回路を設け、該パリテイー致検出回路の一
致検出結果に基づき制御部へ読込完了検出手段から出力
される読込完了信号を出力する構成を採つたことから、
簡易な構成て出力メモリ装置のメモリの記憶動作の異常
を確実にチェックできる。
力アンド回路からパリテイ読込完了信号を送出すること
ができる。上述のように本発明に係る出力メモリ装置は
、入力データに付加された第１のパリテイ信号と上記入
力信号が記憶されたメモリから出力される出力データに
付加された第２のパリテイ信号との一致を検出するパリ
テイー致検出回路を設け、該パリテイー致検出回路の一
致検出結果に基づき制御部へ読込完了検出手段から出力
される読込完了信号を出力する構成を採つたことから、
簡易な構成て出力メモリ装置のメモリの記憶動作の異常
を確実にチェックできる。
またかくするにつぎ上述の実施例のように、制御部１へ
返送すべき読込完了信号Ｊに関連して２つのパリテイチ
ェック信号が一致したときパリテイチェック読込完了信
号Ｌを送出するようにしたことにより、制御部１の構成
を変更することなくメモリの動作のチェックを制御部で
行うことができる。
返送すべき読込完了信号Ｊに関連して２つのパリテイチ
ェック信号が一致したときパリテイチェック読込完了信
号Ｌを送出するようにしたことにより、制御部１の構成
を変更することなくメモリの動作のチェックを制御部で
行うことができる。
なお上述の実施例においては、入力データが４ビット（
従つてメモリも４ビット）の場合について述べたが、入
力データのビット数は任意に選定できる。
従つてメモリも４ビット）の場合について述べたが、入
力データのビット数は任意に選定できる。
また各出力メモリ装置に内蔵されるメモリの数も任意に
選定し得る。図面の簡単な説明第１図は出力メモリ装置
を含んでなるデータ転送部を示すブロック図、第２図は
その従来の出力メモリ装置の詳細構成を示すブロック図
、第３図はその動作の説明に供する信号波形図、第４図
は本発明に依る出力メモリ装置の一例を示すブロック図
である。
選定し得る。図面の簡単な説明第１図は出力メモリ装置
を含んでなるデータ転送部を示すブロック図、第２図は
その従来の出力メモリ装置の詳細構成を示すブロック図
、第３図はその動作の説明に供する信号波形図、第４図
は本発明に依る出力メモリ装置の一例を示すブロック図
である。
１・・・・・・制御部、２・・・・・・共通バス、３Ａ
，３Ｂ・・・・・・メモリ装置、４Ａ，４Ｂ・・・・・
・出力線、５Ａ，５Ｂ・・・・・・入力線、１１・・・
・・・メモリ、１２・・・・アドレス選択回路、１３・
・・・・・読込制御信号回路、１４・・・・・・パリテ
イチェック回路、１５・・・・・時間遅れ回路、１６・
・・・・・パリテイ付加回路、２１・・・・・パリテイ
ー致検出回路。
，３Ｂ・・・・・・メモリ装置、４Ａ，４Ｂ・・・・・
・出力線、５Ａ，５Ｂ・・・・・・入力線、１１・・・
・・・メモリ、１２・・・・アドレス選択回路、１３・
・・・・・読込制御信号回路、１４・・・・・・パリテ
イチェック回路、１５・・・・・時間遅れ回路、１６・
・・・・・パリテイ付加回路、２１・・・・・パリテイ
ー致検出回路。
Claims (1)
- １ 第１のパリテイ信号が付加された入力データを制御
部から共通バスを介して受けて記憶するメモリと、該メ
モリに入力データを書込む書込指令に基づいて上記制御
部へ読込完了信号を出力する読込完了検出手段と、上記
メモリの記憶内容を出力データとして第２のパリテイ信
号を付加して送出するようになされた出力メモリ装置に
おいて、上記第１及び第２のパリテイ信号の一致を検出
するパリティ一致検出回路を設け、上記パリティ一致検
出回路の一致検出結果に基づき上記読込完了検出手段の
読込完了信号を制御部に出力し、上記メモリの記憶動作
の異常を検出することを特徴とする出力メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55056621A JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55056621A JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153592A JPS56153592A (en) | 1981-11-27 |
| JPS6042505B2 true JPS6042505B2 (ja) | 1985-09-24 |
Family
ID=13032347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55056621A Expired JPS6042505B2 (ja) | 1980-04-25 | 1980-04-25 | 出力メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180341U (ja) * | 1985-04-30 | 1986-11-11 |
-
1980
- 1980-04-25 JP JP55056621A patent/JPS6042505B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153592A (en) | 1981-11-27 |
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