JPS6256538B2 - - Google Patents
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- Publication number
- JPS6256538B2 JPS6256538B2 JP54149276A JP14927679A JPS6256538B2 JP S6256538 B2 JPS6256538 B2 JP S6256538B2 JP 54149276 A JP54149276 A JP 54149276A JP 14927679 A JP14927679 A JP 14927679A JP S6256538 B2 JPS6256538 B2 JP S6256538B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- switching control
- normal
- selector
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、予備ユニツトを具備した装置におい
て予備ユニツトの正常性を監視できるようにした
予備ユニツトの監視方式に関するものである。
て予備ユニツトの正常性を監視できるようにした
予備ユニツトの監視方式に関するものである。
情報処理装置の信頼度を向上させるため、装
置、回路、部品などの単位で予備ユニツトを設
け、通常系において故障が検出された場合、予備
ユニツトに切換えることは公知である。第1図は
代替メモリ素子を有する記憶装置の従来例を示す
ものであつて、1―1ないし1―nは通常系メモ
リ素子、2は代替メモリ素子、3はセレクタ、4
―1ないし4―nもセレクタ、5―1ないし5―
nは入力信号、6―1ないし6―nは切換制御信
号、7―1ないし7―nは通常系メモリ素子1―
1ないし1―nからの出力信号、8は代替メモリ
素子2からの出力信号、9―1ないし9―nはセ
レクタ4―1ないし4―nからの各出力信号をそ
れぞれ示している。
置、回路、部品などの単位で予備ユニツトを設
け、通常系において故障が検出された場合、予備
ユニツトに切換えることは公知である。第1図は
代替メモリ素子を有する記憶装置の従来例を示す
ものであつて、1―1ないし1―nは通常系メモ
リ素子、2は代替メモリ素子、3はセレクタ、4
―1ないし4―nもセレクタ、5―1ないし5―
nは入力信号、6―1ないし6―nは切換制御信
号、7―1ないし7―nは通常系メモリ素子1―
1ないし1―nからの出力信号、8は代替メモリ
素子2からの出力信号、9―1ないし9―nはセ
レクタ4―1ないし4―nからの各出力信号をそ
れぞれ示している。
通常系メモリ素子1―1ないし1―nの全てが
正常の場合には、入力信号5―1,5―2,5―
13,……,5―nは対応する通常系メモリ素子
1―1,1―2,1―3,……,1―nに書込ま
れ、各通常系メモリ素子1―1,1―2,1―3
……1―nからの読取データ・ビツトは出力信号
9―1,9―2,9―3,……,9―nとして外
部に送出される。出力信号9―1,9―2,9―
3,……,9―nよりなる読取データは、例えば
ECC回路によりエラー検出・訂正が行われる。
なお通常系メモリ素子1―1ないし1―nが全て
正常な場合、切換制御信号6―1ないし6―nは
全て「0」である。ECCチエツクの結果、例え
ば読取データ中の第nビツトにエラーが存在する
ことが検出されると、切換制御信号6―nが
「1」とされ、通常なメモリ素子1―nの代りに
代替メモリ素子2が使用される。
正常の場合には、入力信号5―1,5―2,5―
13,……,5―nは対応する通常系メモリ素子
1―1,1―2,1―3,……,1―nに書込ま
れ、各通常系メモリ素子1―1,1―2,1―3
……1―nからの読取データ・ビツトは出力信号
9―1,9―2,9―3,……,9―nとして外
部に送出される。出力信号9―1,9―2,9―
3,……,9―nよりなる読取データは、例えば
ECC回路によりエラー検出・訂正が行われる。
なお通常系メモリ素子1―1ないし1―nが全て
正常な場合、切換制御信号6―1ないし6―nは
全て「0」である。ECCチエツクの結果、例え
ば読取データ中の第nビツトにエラーが存在する
ことが検出されると、切換制御信号6―nが
「1」とされ、通常なメモリ素子1―nの代りに
代替メモリ素子2が使用される。
ところで、第1図に示した記憶装置において
は、通常系にて動作している場合(即ち切換制御
信号6―1ないし6―nが活性化されていない場
合)には、代替メモリ素子2の正常性がチエツク
されていないので、通常系において故障が発生し
て代替メモリ素子2に切替えられる時点において
代替メモリ素子2の正常性の保障がないという欠
点が存在する。
は、通常系にて動作している場合(即ち切換制御
信号6―1ないし6―nが活性化されていない場
合)には、代替メモリ素子2の正常性がチエツク
されていないので、通常系において故障が発生し
て代替メモリ素子2に切替えられる時点において
代替メモリ素子2の正常性の保障がないという欠
点が存在する。
本発明は、上記の欠点を除去するものであつ
て、複数のユニツトをもつ通常系と、上記ユニツ
トの代替をする予備ユニツトとを有する装置にお
いて、上記予備ユニツトの正常性をチエツクでき
るようにした予備ユニツトの監視方式を提供する
ことを目的としている。そしてそのため、本発明
の予備ユニツトの監視方式は、 n個の通常系ユニツト(1―1ないし1―n)
と、 n個の入力信号線(5―1ないし5―n)と、 n個のセレクタ(4―1ないし4―n)と、 切換制御信号に基づいてn個の入力信号線(5
―1ないし5―n)の内の1個を選択し、選択さ
れた入力信号線上の信号を出力するセレクタ3
と、 セレクタ3の出力が入力される予備ユニツト2
と、 n個のセレクタ(4―1ないし4―n)の出力
側に設置された誤り検出手段と を具備し、 第i(i=1、2、…、n)番目の入力信号が
第i番目の通常系ユニツト1―iに入力され、 第i番目のセレクタ4―iには第i番目の通常
系ユニツト1―iの出力と予備ユニツト2の出力
とが入力され、第i番目のセレクタ4―iが切換
制御信号に基づいてその内の1個を選択し、 誤り検出手段によつてn個のセレクタ(4―1
ないし4―n)から出力される出力信号の内の何
れかが誤つているかを検出できる ように構成されたシステムにおいて、 セレクタ3に対する切換制御信号(6―1ない
し6―n)と、n個のセレクタ(4―1ないし4
―n)に対する切換制御信号(6′―1ないし
6′―n)とを別々のものとすると共に、 予備ユニツト2の出力と第j番目の通常系ユニ
ツト1―jの出力とが入力される比較手段10を
設置した ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
て、複数のユニツトをもつ通常系と、上記ユニツ
トの代替をする予備ユニツトとを有する装置にお
いて、上記予備ユニツトの正常性をチエツクでき
るようにした予備ユニツトの監視方式を提供する
ことを目的としている。そしてそのため、本発明
の予備ユニツトの監視方式は、 n個の通常系ユニツト(1―1ないし1―n)
と、 n個の入力信号線(5―1ないし5―n)と、 n個のセレクタ(4―1ないし4―n)と、 切換制御信号に基づいてn個の入力信号線(5
―1ないし5―n)の内の1個を選択し、選択さ
れた入力信号線上の信号を出力するセレクタ3
と、 セレクタ3の出力が入力される予備ユニツト2
と、 n個のセレクタ(4―1ないし4―n)の出力
側に設置された誤り検出手段と を具備し、 第i(i=1、2、…、n)番目の入力信号が
第i番目の通常系ユニツト1―iに入力され、 第i番目のセレクタ4―iには第i番目の通常
系ユニツト1―iの出力と予備ユニツト2の出力
とが入力され、第i番目のセレクタ4―iが切換
制御信号に基づいてその内の1個を選択し、 誤り検出手段によつてn個のセレクタ(4―1
ないし4―n)から出力される出力信号の内の何
れかが誤つているかを検出できる ように構成されたシステムにおいて、 セレクタ3に対する切換制御信号(6―1ない
し6―n)と、n個のセレクタ(4―1ないし4
―n)に対する切換制御信号(6′―1ないし
6′―n)とを別々のものとすると共に、 予備ユニツト2の出力と第j番目の通常系ユニ
ツト1―jの出力とが入力される比較手段10を
設置した ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第2図は本発明の1実施例のブロツク図であつ
て6′―1ないし6′―nは切換制御信号、10は
排他的論理和回路、11は排他的論理和回路の出
力信号をそれぞれ示している。なお、第1図と同
一符号は同一物を示している。
て6′―1ないし6′―nは切換制御信号、10は
排他的論理和回路、11は排他的論理和回路の出
力信号をそれぞれ示している。なお、第1図と同
一符号は同一物を示している。
第2図の装置は第1図の装置と同一の部分が多
いので、相違する部分のみを説明する。代替メモ
リ素子2の出力8は、セレクタ4―1ないし4―
nにそれぞれ入力されるばかりでなく、排他的論
理和回路10にも入力される。一方、通常系メモ
リ素子1―1ないし1―nのうちの任意の通常系
メモリ素子として通常系メモリ素子1―nの出力
信号7―nが排他的論理和回路10に入力され
る。また、第2図においては、切換制御信号がセ
レクタ3に入力される信号6―1ないし6―n
と、セレクタ4―1ないし4―nに入力される信
号6′―1ないし6′―nに分離されている。
いので、相違する部分のみを説明する。代替メモ
リ素子2の出力8は、セレクタ4―1ないし4―
nにそれぞれ入力されるばかりでなく、排他的論
理和回路10にも入力される。一方、通常系メモ
リ素子1―1ないし1―nのうちの任意の通常系
メモリ素子として通常系メモリ素子1―nの出力
信号7―nが排他的論理和回路10に入力され
る。また、第2図においては、切換制御信号がセ
レクタ3に入力される信号6―1ないし6―n
と、セレクタ4―1ないし4―nに入力される信
号6′―1ないし6′―nに分離されている。
第2図の記憶装置が通常系にて動作している場
合の動作は次の通りである。通常系で動作してい
るとき、切換制御信号6―1ないし6―nのうち
切換制御信号6―nのみが「1」とされている。
切換制御信号6′―1ないし6′―nは全て「0」
とされている。切換制御信号6―nを「1」とす
ることによつて、入力信号5―nが通常メモリ素
子1―nと代替メモリ素子2に書込まれる。記憶
装置をリードする場合、代替メモリ素子2も同時
にリード・アクセスされ、排他的論理和回路10
において通常系メモリ素子1―nの出力7―nと
代替メモリ素子2の出力8とが比較される。通常
系メモリ素子の正常性がECCチエツクなどで確
められたとき、排他的論理和回路10の出力11
が論理「1」であると、代替メモリ素子2が故障
であり、出力11が論理「0」であると、代替メ
モリ素子2が正常であると判断される。
合の動作は次の通りである。通常系で動作してい
るとき、切換制御信号6―1ないし6―nのうち
切換制御信号6―nのみが「1」とされている。
切換制御信号6′―1ないし6′―nは全て「0」
とされている。切換制御信号6―nを「1」とす
ることによつて、入力信号5―nが通常メモリ素
子1―nと代替メモリ素子2に書込まれる。記憶
装置をリードする場合、代替メモリ素子2も同時
にリード・アクセスされ、排他的論理和回路10
において通常系メモリ素子1―nの出力7―nと
代替メモリ素子2の出力8とが比較される。通常
系メモリ素子の正常性がECCチエツクなどで確
められたとき、排他的論理和回路10の出力11
が論理「1」であると、代替メモリ素子2が故障
であり、出力11が論理「0」であると、代替メ
モリ素子2が正常であると判断される。
通常系メモリ素子1―1ないし1―nのうちの
或るメモリ素子、例えば通常系メモリ素子1―1
に故障が発生したことがECCチエツクなどで検
出されると、切換制御信号6―1ないし6―nの
うち切換制御信号6―1を「1」とし、他の切換
制御信号6―2ないし6―nは「0」とされ、同
様に切換制御信号6′―1が「1」とされ、他の
切換制御信号6′―2ないし6′―nは「0」とさ
れる。
或るメモリ素子、例えば通常系メモリ素子1―1
に故障が発生したことがECCチエツクなどで検
出されると、切換制御信号6―1ないし6―nの
うち切換制御信号6―1を「1」とし、他の切換
制御信号6―2ないし6―nは「0」とされ、同
様に切換制御信号6′―1が「1」とされ、他の
切換制御信号6′―2ないし6′―nは「0」とさ
れる。
以上の説明から明らかなように、本発明によれ
ば、通常系にて動作しているときに、やがて代替
をするであろう予備ユニツトを常時監視できるの
で、切換時に予備ユニツトの故障で装置が動作不
能となるという事態を回避することが出来る。な
お、本発明を代替メモリ素子をもつ記憶装置を例
として説明したが、本発明を通常系ユニツトと予
備ユニツトを有する一般の装置に適用できること
は、当業者にとつて明らかであろう。
ば、通常系にて動作しているときに、やがて代替
をするであろう予備ユニツトを常時監視できるの
で、切換時に予備ユニツトの故障で装置が動作不
能となるという事態を回避することが出来る。な
お、本発明を代替メモリ素子をもつ記憶装置を例
として説明したが、本発明を通常系ユニツトと予
備ユニツトを有する一般の装置に適用できること
は、当業者にとつて明らかであろう。
第1図は代替メモリ素子を有する記憶装置の従
来例のブロツク図、第2図は本発明の1実施例の
ブロツク図である。 1―1ないし1―n…通常系メモリ素子、2…
代替メモリ素子、3…セレクタ、4―1ないし4
―n…セレクタ、5―1ないし5―n…入力信
号、6―1ないし6―n…切換制御信号、7―1
ないし7―n…通常系メモリ素子1―1ないし1
―nからの出力信号、8…代替メモリ素子2から
の出力信号、9―1ないし9―n…セレクタ4―
1ないし4―nからの各出力信号、6′―1ない
し6′―n…切換制御信号、10…排他的論理和
回路、11…排他的論理和回路の出力信号。
来例のブロツク図、第2図は本発明の1実施例の
ブロツク図である。 1―1ないし1―n…通常系メモリ素子、2…
代替メモリ素子、3…セレクタ、4―1ないし4
―n…セレクタ、5―1ないし5―n…入力信
号、6―1ないし6―n…切換制御信号、7―1
ないし7―n…通常系メモリ素子1―1ないし1
―nからの出力信号、8…代替メモリ素子2から
の出力信号、9―1ないし9―n…セレクタ4―
1ないし4―nからの各出力信号、6′―1ない
し6′―n…切換制御信号、10…排他的論理和
回路、11…排他的論理和回路の出力信号。
Claims (1)
- 【特許請求の範囲】 1 n個の通常系ユニツト1―1ないし1―n
と、 n個の入力信号線(5―1ないし5―n)と、 n個のセレクタ(4―1ないし4―n)と、 切換制御信号に基づいてn個の入力信号線(5
―1ないし5―n)の内の1個を選択し、選択さ
れた入力信号線上の信号を出力するセレクタ3
と、 セレクタ3の出力が入力される予備ユニツト2
と、 n個のセレクタ(4―1ないし4―n)の出力
側に設置された誤り検出手段と を具備し、 第i(i=1、2、…、n)番目の入力信号が
第i番目の通常系ユニツト1―iに入力され、 第i番目のセレクタ4―iには第i番目の通常
系ユニツト1―iの出力と予備ユニツト2の出力
とが入力され、第i番目のセレクタ4―iが切換
制御信号に基づいてその内の1個を選択し、 誤り検出手段によつてn個のセレクタ(4―1
ないし4―n)から出力される出力信号の内の何
れが誤つているかを検出できる ように構成されたシステムにおいて、 セレクタ3に対する切換制御信号(6―1ない
し6―n)と、n個のセレクタ(4―1ないし4
―n)に対する切換制御信号(6′―1ないし
6′―n)とを別々のものとすると共に、 予備ユニツト2の出力と第j番目の通常系ユニ
ツト1―jの出力とが入力される比較手段10を
設置した ことを特徴とする予備ユニツトの監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14927679A JPS5672359A (en) | 1979-11-17 | 1979-11-17 | Supervising system for spare unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14927679A JPS5672359A (en) | 1979-11-17 | 1979-11-17 | Supervising system for spare unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5672359A JPS5672359A (en) | 1981-06-16 |
JPS6256538B2 true JPS6256538B2 (ja) | 1987-11-26 |
Family
ID=15471668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14927679A Granted JPS5672359A (en) | 1979-11-17 | 1979-11-17 | Supervising system for spare unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5672359A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5988233A (ja) * | 1982-11-02 | 1984-05-22 | Mitsubishi Electric Corp | 除振台 |
JPH01106247A (ja) * | 1987-10-20 | 1989-04-24 | Nec Corp | メモリカード |
JPH0797327B2 (ja) * | 1988-07-15 | 1995-10-18 | 日本電気株式会社 | 故障検出方法 |
JPH0814797B2 (ja) * | 1988-11-14 | 1996-02-14 | 日本電気株式会社 | 二重化処理装置におけるチェック方法 |
DE69132227T2 (de) * | 1990-09-20 | 2000-09-28 | Fujitsu Ltd | Eingang-/Ausgangsteuerungseinrichtung |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50154038A (ja) * | 1974-05-31 | 1975-12-11 | ||
JPS54105437A (en) * | 1978-02-06 | 1979-08-18 | Nippon Telegr & Teleph Corp <Ntt> | Memory fault detection system |
-
1979
- 1979-11-17 JP JP14927679A patent/JPS5672359A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50154038A (ja) * | 1974-05-31 | 1975-12-11 | ||
JPS54105437A (en) * | 1978-02-06 | 1979-08-18 | Nippon Telegr & Teleph Corp <Ntt> | Memory fault detection system |
Also Published As
Publication number | Publication date |
---|---|
JPS5672359A (en) | 1981-06-16 |
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