JPS61150041A - 二重化情報処理システム - Google Patents

二重化情報処理システム

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JPS61150041A
JPS61150041A JP59278540A JP27854084A JPS61150041A JP S61150041 A JPS61150041 A JP S61150041A JP 59278540 A JP59278540 A JP 59278540A JP 27854084 A JP27854084 A JP 27854084A JP S61150041 A JPS61150041 A JP S61150041A
Authority
JP
Japan
Prior art keywords
information processing
bus
write
main memory
main storage
Prior art date
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Pending
Application number
JP59278540A
Other languages
English (en)
Inventor
Takao Hayashi
孝雄 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61150041A publication Critical patent/JPS61150041A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、現用及び予備の情報処理装置と2個の主記憶
装置を備えた二重化情報処理装置に関するものである。
従来の技術 情報処理装置と主記憶装置を主体として構成される情報
処理システムにおいては、動作の信頼性と稼働率を確保
するための一手法として、自己診断機能を備えた現用と
予備の情報処理装置を設置しておき、現用側に異常が発
生すると予備側に切り替えて動作を続行させるという情
報処理装置の二重化構成が採用される。
また、主記憶装置の障害発生に対処するため。
これについても二重化構成が採用される。すなわち、同
一のプログラムとデータを格納した主記憶装置が2個設
置され、障害発生前は一方についてプログラム及びデー
タの読出しと処理済みデータの書込みが行われ、他方に
ついて処理済みデータの書込みだけが行われ、いずれか
一方に障害が発生した後は、残存側の処理済みデータに
基づき処理が続行される。
発明が解決しようとする問題点 上記従来の二重化構成では、現用側の情報処理装置の障
害発生に伴って両方の主記憶装置に誤った書込みが行わ
れてしまう場合があり、この後予備側の情報処理装置が
動作を引き継いでも正常な処理ができなくなるという問
題がある。
単なる書込みデータの誤りであれば、動作を引き継いだ
予備側の情報処理装置が、誤り発生の直前の命令から実
行し直せばよい。しかしながら。
アドレスエラーによって主記憶装置の命令格納箇所にデ
ータが書込まれ、プログラムが破壊されてしまった場合
には、もはや予備側処理装置による処理の続行は不可能
になる。
情報処理装置の動作の正常性を逐一自己診断したのち、
主記憶装置へのデータ書込みを行うようにすれば上記の
問題は解決できるが、自己診断に要する時間だけ処理時
間が長引くという問題が生じる。
発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の二重化情報処
理システムは、情報処理装置が、自己診断動作と並行し
て一方の主記憶装置からの読出しとデータの書込みを行
うと共に、上記自己診断により動作の正常性を確認した
後に他方の主記憶装置に対するデータの書込みを行うこ
とにより、一方の主記憶装置については自己診断による
読み書きの遅延をきたすことなく、他方の主記憶装置に
ついては誤書込みを確実に防止できるように構成されて
いる。
以下9本発明の作用を実施例によって詳細に説明する。
実施例 第1図は1本発明の一実施例の二重化情報処理システム
の構成を示すブロック図である。
この二重化情報処理システムは、現用の情報処理装置1
.予備の情報処理装置2,2個の主記憶装置3a、3b
及び現用側バス11と予備側バス21の切替えを行う切
替え回路4を備えている。
現用側の情報処理装置1は、並行動作を行う2個の中央
処理装置1a、lbと、この並行動作に伴って中央処理
装置la、lbで処理されるアドレス、データ、所定の
レジスタの、内容等を照合する照合回路ICとを備える
ことにより、自己診断機能を実現している。同様に、予
備側の情報処理装置2も、並行動作を行う2個の中央処
理装置2a、2bと、この並行動作に伴って中央処理装
置2a、2bで生成されるアドレス、データ等を照合す
る照合回路2cとを備えることにより、自己診断機能を
実現している。
現用側の情報処理装置lの動作中は、信号線12上の切
替え制御信号によって切替え回路4が駆動され、主記憶
装置3aと3bに連なるバス7゜8に対して現用側のバ
ス11が接続され、予備側ノハス21は切り離されてい
る。上記各バスは。
図示を簡略にするため包括的に示されているが。
実際にはアドレスバス、データバス及び制御信号線から
構成されている。
また、信号線12上の切替え制御信号によって切替え回
路3cが駆動され、バス7が主記憶装置3aに接続され
ると、共に、バス8が主記憶装置3bに接続されている
。さらに、信号線12上の切替え制御信号によって切替
え回路5が駆動され。
保持回路6に連なる信号線9に現用側の照合回路ICの
出力線が接続され、予備側の照合回路2cの出力線は切
り離されている。
中央処理袋R1aは、バス11,7と切替え回路3cを
介して主記憶装置3aから命令やデータを読出し、処理
済みのデータを主記憶袋W3aに書込む。他方の中央処
理装置1bは、バス11上に出力された命令やデータを
読取り、中央処理装置1aと同一のデータ処理を行うが
、主記憶装置3aと3bに対するアクセスは行わない。
保持回路6は、バス7の制御信号線上に書込み指令が出
現した場合にだけバス7上の書込みアドレスとデータを
保持し、引き続き照合回路1cから照合一致を表示する
信号を受けた場合だけ、保持している書込み指令、書込
みアドレス及び書込みデータを所定のタイミングでバス
8上に出力する。すなわち、主記憶装置3bへのデータ
の書込みは、主記憶装置3aへのデータの書込みよりも
照合に要する時間だけ遅延して行われる。この間。
主記憶装置3aからは既に次の命令やデータの読出しが
開始されてもよく2主記憶装置3aに関する限り、照合
による読み書きの遅延が生じにくい。
中央処理装置1aは、主記憶装置3aと3bへデータを
書込む際に、信号線13上の照合一致信号を検出するこ
とにより、直前のデータが既に主記憶装置3bへ書込ま
れていることを確認する。
主記憶装置への書込みの連続に伴い動作が遅延するおそ
れがある場合には、保持回路6に何回分かの書込みデー
タを緩衝させる構成とすればよい。
中央処理装置1aと1bのいずれかに発生した障害によ
り、照合回路ICが照合不一致を出力すると、保持回路
6に保持されている内容がクリアされ、主記憶装置3b
に対する誤書込みのおそれが防止される。同時に、上記
照合不一致の出力は。
信号線23を介して予備側の情報処理装置2の中央処理
装置2aを起動すると共に、ラッチ回路15に障害発生
の表示をラッチさせる。
起動された中央処理装置2aば、信号線22上に切替制
御信号を出力することにより、切替え回路4.5及び3
Cを切替える。この後、中央処理装置2aは、信号線1
0を介して中央処理装置1aからプログラムカウンタの
内容を読取りこれを自己のプログラム・カウンタと中央
処理袋f2bのプログラム・カウンタにセットし、適宜
なステップだけ遡及した箇所から処理を開始する。
このようにして、現用に切替わった中央処理装置2aと
2bは、上述した中央処理装置1aと1bと全く同様の
動作を行う。ただし、切替回路3Cの切替えにより、バ
ス7が主記憶装置t 3 bに接続され、バス8が主記
憶装置3aに接続されているので、誤書込みを生じたお
それのない主記憶装置3bが新たな読出し書込み用とし
て使用され。
誤書込みを生じたおそれのある主記憶装置3aが書込み
用だけとして使用される。
以上、情報処理装置の自己診断機能として、二重化構成
による並行動作照合方式を例示したが。
O8によるソフトウェア的な対応等信の適宜な方式のみ
によってもよいし2種々の方式を併用してもよい。しか
しながら、上記並行動作照合方式とすれば、ソフトウェ
アの負担を軽減しつつ処理速度を高めることができとい
う点で特に好適である。
また、保持回路6の内容をクリアする前にそこに保持さ
れている主記憶装置アドレスを続出し。
主記憶装置3bの該当のアドレスから読出した内容を主
記憶装置3aの同一アドレスに書込むことにより、誤書
込みによって破壊されたおそれのあるプログラムを修復
したのち、現用側情報処理装置の動作を引き継ぐように
構成してもよい。
発明の効果 以上詳細に説明したように1本発明の二重化情報処理シ
ステムは、情報処理装置が、一方の主記憶装置に対して
は自己診断の結果を待たずに読み書きを行うことにより
処理速度を確保すると共に。
他方の主記憶装置には自己診断の結果を待って書込みを
行うことにより誤書込みを防止する構成であるから、処
理速度の低下をきたすことなく、信頼性と使用可能性が
高めることができる。
【図面の簡単な説明】
第1図は1本発明の一実施例の二重化情報処理システム
の構成を示すブロック図である。 1・・現用側の情報処理装置、Ia、Ib・・中央処理
装置tic・・照合回路、2・・予備側の情報処理装置
、  2a、  2b・・中央処理装置。 2C・・照合回路、3a、3b・・2個の主記憶装置、
  3c、  4. 5・・切替え回路、6・・保持回
路。

Claims (1)

  1. 【特許請求の範囲】 現用及び予備の情報処理装置と2個の主記憶装置を備え
    た二重化情報処理システムにおいて、該現用及び予備の
    情報処理装置のそれぞれは、動作の正常性を判定する自
    己診断手段を備え、該自己診断手段の動作と並行して一
    方の主記憶装置からの読出し及び該主記憶装置に対する
    データの書込みを行い、かつ 前記自己診断手段により動作の正常性を確認した場合に
    だけ他方の主記憶装置に対するデータの書込みを行うこ
    とを特徴とする二重化情報処理システム。
JP59278540A 1984-12-24 1984-12-24 二重化情報処理システム Pending JPS61150041A (ja)

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JP59278540A JPS61150041A (ja) 1984-12-24 1984-12-24 二重化情報処理システム

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JPS61150041A true JPS61150041A (ja) 1986-07-08

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ID=17598683

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JP59278540A Pending JPS61150041A (ja) 1984-12-24 1984-12-24 二重化情報処理システム

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JP (1) JPS61150041A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154241A (ja) * 1987-09-04 1989-06-16 Digital Equip Corp <Dec> 同期二重コンピュータシステム
WO2010100757A1 (ja) * 2009-03-06 2010-09-10 富士通株式会社 演算処理システム、再同期方法、およびファームプログラム

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