JPS6235144B2 - - Google Patents
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- JPS6235144B2 JPS6235144B2 JP54075156A JP7515679A JPS6235144B2 JP S6235144 B2 JPS6235144 B2 JP S6235144B2 JP 54075156 A JP54075156 A JP 54075156A JP 7515679 A JP7515679 A JP 7515679A JP S6235144 B2 JPS6235144 B2 JP S6235144B2
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- 239000000872 buffer Substances 0.000 claims description 41
- 238000012545 processing Methods 0.000 claims description 21
- 238000012937 correction Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 11
- 230000015654 memory Effects 0.000 description 55
- 230000006870 function Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理システムに関し、特に二つ
の三状態データ・バスを使用して正確なデータ群
を実行ユニツト制御記憶装置から中央処理ユニツ
トの命令バツフアへ伝送する装置に関する。
の三状態データ・バスを使用して正確なデータ群
を実行ユニツト制御記憶装置から中央処理ユニツ
トの命令バツフアへ伝送する装置に関する。
種々のサブシステムが互いに通信しなければな
らないデータ処理システムにおいて、例えば雑音
によつて生ずる誤りにより結果として送信された
データと同一でないデータを受信させることがあ
る。詳細には、データ処理システムは一般的に通
信手段としてHIGHレベル状態とLOWレベル状態
とに対応する信号を用いており、これらの信号は
しばしば夫々論理状態の「１」及び「０」として
参照される。雑音あるいは機器障害により「０」
あるいは「１」が実際に送信されても「１」ある
いは「０」を受信することがある。
らないデータ処理システムにおいて、例えば雑音
によつて生ずる誤りにより結果として送信された
データと同一でないデータを受信させることがあ
る。詳細には、データ処理システムは一般的に通
信手段としてHIGHレベル状態とLOWレベル状態
とに対応する信号を用いており、これらの信号は
しばしば夫々論理状態の「１」及び「０」として
参照される。雑音あるいは機器障害により「０」
あるいは「１」が実際に送信されても「１」ある
いは「０」を受信することがある。
データ群あるいは語は複数の「１」及び「０」
から構成される。例えば、コード群101は数５を
正確に表わしている。伝送中誤りが入ると、その
コード群は数４に対応する二進コード100として
受信されるかもしれない。一方、周知のパリテ
イ・チエツク技術により単一ビツトの誤りを検出
する手段が提供されているが、このパリテイ・チ
エツクは２ビツトの誤りを検出することはできな
い。巡回コードが開発され、このコードはパリテ
イ検査を上回る著しい改良を示し、多数ビツトの
誤りを検出することができる。誤り訂正技術の詳
細な処理はハミングの“誤り検出及び誤り訂正コ
ード”（Bell System Technical Journalの1950年
第29巻の147頁から160頁まで）に開示されてい
る。ハミングの研究成果を適用することによつて
受信したコード語の単一ビツト内のランダムに発
生する誤りを検出し訂正することが可能となつ
た。主メモリ・システムから中央処理ユニツトの
如きデータ処理システム内の他のサブシステムへ
取り出すデータの検査と訂正を行なうために誤り
検出及び訂正（EDAC）装置を用いることは周知
である。しかしながら、従来この装置は中央処理
ユニツト自体内の命令ユニツト制御記憶装置から
のマイクロ命令の照合及び訂正を行なうためには
用いられなかつた。この制御記憶装置から実行バ
ツフアへ伝送されるマイクロ命令データに誤りが
発生する場合、この処理は単に中止されそして再
実行される。その理由は、その誤りが過渡伝送問
題から生ずる結果であると一般的に認識されてい
たからである。
から構成される。例えば、コード群101は数５を
正確に表わしている。伝送中誤りが入ると、その
コード群は数４に対応する二進コード100として
受信されるかもしれない。一方、周知のパリテ
イ・チエツク技術により単一ビツトの誤りを検出
する手段が提供されているが、このパリテイ・チ
エツクは２ビツトの誤りを検出することはできな
い。巡回コードが開発され、このコードはパリテ
イ検査を上回る著しい改良を示し、多数ビツトの
誤りを検出することができる。誤り訂正技術の詳
細な処理はハミングの“誤り検出及び誤り訂正コ
ード”（Bell System Technical Journalの1950年
第29巻の147頁から160頁まで）に開示されてい
る。ハミングの研究成果を適用することによつて
受信したコード語の単一ビツト内のランダムに発
生する誤りを検出し訂正することが可能となつ
た。主メモリ・システムから中央処理ユニツトの
如きデータ処理システム内の他のサブシステムへ
取り出すデータの検査と訂正を行なうために誤り
検出及び訂正（EDAC）装置を用いることは周知
である。しかしながら、従来この装置は中央処理
ユニツト自体内の命令ユニツト制御記憶装置から
のマイクロ命令の照合及び訂正を行なうためには
用いられなかつた。この制御記憶装置から実行バ
ツフアへ伝送されるマイクロ命令データに誤りが
発生する場合、この処理は単に中止されそして再
実行される。その理由は、その誤りが過渡伝送問
題から生ずる結果であると一般的に認識されてい
たからである。
従つて、本発明の目的は、データ処理システム
において中央処理ユニツト自体内に誤り検出及び
訂正装置を設けて正確なデータ群を実行ユニツト
制御記憶装置から実行バツフアへ送ることを保証
することである。
において中央処理ユニツト自体内に誤り検出及び
訂正装置を設けて正確なデータ群を実行ユニツト
制御記憶装置から実行バツフアへ送ることを保証
することである。
本発明の他の目的は、制御記憶装置から実行バ
ツフアへのデータ群の遅延伝送がなくまた追加の
ハードウエアを極端に必要としない誤り検出及び
訂正装置を提供することである。
ツフアへのデータ群の遅延伝送がなくまた追加の
ハードウエアを極端に必要としない誤り検出及び
訂正装置を提供することである。
広義の本発明に従つてデータ処理システム中央
プロセツサの実行制御ユニツトに設けられるの
は、正確なデータ群を命令バツフアへ供給するた
めのバス装置である。このバス装置は、第１デー
タ・バス及び第２データ・バスから成る。第１デ
ータ・バスは、上記メモリへ結合され、そして前
記メモリから検索されたデータを前記命令バツフ
アと前記誤り検出及び訂正回路とへ供給して前記
命令バツフアへ訂正したデータを供給する複数の
データ線を含む。第２データ・バスは、前記誤り
検出及び訂正回路と前記メモリと前記第１デー
タ・バスとへ結合され、そして前記第１データ・
バスからメモリ・データを受けてそのメモリ・デ
ータを前記誤り検出及び訂正回路へ加えそれから
訂正したデータを前記第１データ・バスへ供給す
る。
プロセツサの実行制御ユニツトに設けられるの
は、正確なデータ群を命令バツフアへ供給するた
めのバス装置である。このバス装置は、第１デー
タ・バス及び第２データ・バスから成る。第１デ
ータ・バスは、上記メモリへ結合され、そして前
記メモリから検索されたデータを前記命令バツフ
アと前記誤り検出及び訂正回路とへ供給して前記
命令バツフアへ訂正したデータを供給する複数の
データ線を含む。第２データ・バスは、前記誤り
検出及び訂正回路と前記メモリと前記第１デー
タ・バスとへ結合され、そして前記第１データ・
バスからメモリ・データを受けてそのメモリ・デ
ータを前記誤り検出及び訂正回路へ加えそれから
訂正したデータを前記第１データ・バスへ供給す
る。
以下本発明を図面を参照して説明する。
第１図は本発明を組み込んだ改良データ処理シ
ステム１０のブロツク図である。データ処理シス
テム１０は二つのSIU１２ａ及び１２ｂを有す
る。各SIUは、文字Ａ乃至Ｈ，Ｊ，Ｋ及びＬで表
わされたポートと追加のメモリ・ポートとの15個
のポートを有する。この追加のメモリ・ポート
は、局部メモリ・ポート０（LM0）、局部メモ
リ・ポート１（LM1）、及び主メモリ制御機能即
ち制御器（MMC0及びMMC1）が配置された二つ
の主メモリ・ポートである。ＧとＨ及びＥとＦと
の如きある一定の組のポートには一組の固定Ｉ／
Ｏプロセツサ（IOP）１４ａ，１４ｂ，１４ｃ、
及び１４ｄが取り付けられる。各SIUのポート
Ａ，Ｂ，Ｃ，D.E，Ｆ，ＧあるいはＨのいずれか
二つに対し二個の中央処理ユニツトが取り付けら
れているが中央処理ユニツト（CPU）１６ａ，
１６ｂ，１６ｃ及び１６ｄを四個まで取り付ける
ことができる。局部メモリ（LM0）１８ａ，１８
ｃ及び（LM1）１８ｂ，１８ｄはSIU１２ａ，１
２ｂの夫々の局部メモリ・ポート（LM0）２０
ａ，２０ｃ及び（LM1）２０ｂ，２０ｄに夫々接
続される。主メモリ（MM0）２２ａ，２２ｃ及び
（MM1）２２ｂ，２２ｄはSIU１２ａ及び１２ｂの
夫々の主メモリ制御器（MMC0）２４ａ，２４ｃ
及び（MMC1）２４ｂ，２４ｄに接続することが
できる。主メモリ２２ａ，２２ｃ及び２２ｂ，２
２ｄの各々は、更に各SIU１２に取り付けられた
デバイスとメモリとの間の通信を可能にするよう
に交さ接続された二つのポートを有する。
ステム１０のブロツク図である。データ処理シス
テム１０は二つのSIU１２ａ及び１２ｂを有す
る。各SIUは、文字Ａ乃至Ｈ，Ｊ，Ｋ及びＬで表
わされたポートと追加のメモリ・ポートとの15個
のポートを有する。この追加のメモリ・ポート
は、局部メモリ・ポート０（LM0）、局部メモ
リ・ポート１（LM1）、及び主メモリ制御機能即
ち制御器（MMC0及びMMC1）が配置された二つ
の主メモリ・ポートである。ＧとＨ及びＥとＦと
の如きある一定の組のポートには一組の固定Ｉ／
Ｏプロセツサ（IOP）１４ａ，１４ｂ，１４ｃ、
及び１４ｄが取り付けられる。各SIUのポート
Ａ，Ｂ，Ｃ，D.E，Ｆ，ＧあるいはＨのいずれか
二つに対し二個の中央処理ユニツトが取り付けら
れているが中央処理ユニツト（CPU）１６ａ，
１６ｂ，１６ｃ及び１６ｄを四個まで取り付ける
ことができる。局部メモリ（LM0）１８ａ，１８
ｃ及び（LM1）１８ｂ，１８ｄはSIU１２ａ，１
２ｂの夫々の局部メモリ・ポート（LM0）２０
ａ，２０ｃ及び（LM1）２０ｂ，２０ｄに夫々接
続される。主メモリ（MM0）２２ａ，２２ｃ及び
（MM1）２２ｂ，２２ｄはSIU１２ａ及び１２ｂの
夫々の主メモリ制御器（MMC0）２４ａ，２４ｃ
及び（MMC1）２４ｂ，２４ｄに接続することが
できる。主メモリ２２ａ，２２ｃ及び２２ｂ，２
２ｄの各々は、更に各SIU１２に取り付けられた
デバイスとメモリとの間の通信を可能にするよう
に交さ接続された二つのポートを有する。
SIU１２ａ，１２ｂの主メモリ制御器
（MMC0）２４ａ，２４ｃ及び（MMC1）２４ｂ，
２４ｄの各々は、主メモリ（MM0）２２ａ，２２
ｃあるいは（MM1）２２ｂ，２２ｄへのデータ書
き込みとこれらのメモリからのデータ読み出しに
加えてある一定の通信制御機能をも有する。
（MMC0）２４ａ，２４ｃ及び（MMC1）２４ｂ，
２４ｄの各々は、主メモリ（MM0）２２ａ，２２
ｃあるいは（MM1）２２ｂ，２２ｄへのデータ書
き込みとこれらのメモリからのデータ読み出しに
加えてある一定の通信制御機能をも有する。
SIU間の通信は、SIU１２ａのMMC0の２４ａ
の如き主メモリ制御器からSIU１２ｂの主メモリ
制御器MMC1，２４ｄへ可能である。MMC1２４
ｄは更にその通信をそれが指示するSIU１２ｂの
ポートへ向け、このポートにはSIU１２ｂの例え
ばIOP１４ｃあるいはCPU１６ｃの如きプロセツ
サが取り付けられており、このプロセツサへその
通信が向けられる。
の如き主メモリ制御器からSIU１２ｂの主メモリ
制御器MMC1，２４ｄへ可能である。MMC1２４
ｄは更にその通信をそれが指示するSIU１２ｂの
ポートへ向け、このポートにはSIU１２ｂの例え
ばIOP１４ｃあるいはCPU１６ｃの如きプロセツ
サが取り付けられており、このプロセツサへその
通信が向けられる。
応用プログラムの実行中１６ａの如きCPU
は、周辺装置からその装置内に記憶されたデータ
を導入するかあるいはメモリから周辺装置へ転送
すべき情報を読み出すかのいずれかの動作が必要
な点に達する。Ｉ／Ｏ動作の必要が生じるとき、
あるいはもつと広く一つのプロセツサがそれ自体
を含む他のプロセツサと通信する必要があるとき
はいつの場合でも、データ処理システム１０のオ
ペレーテイング・システムは命令を１６ａの如き
CPUへ送信させる。命令語の動作フイールドの
内容は、特定の形式の通信が実行されるべきこと
を表示あるいは指示するようなものである。オペ
レーテイング・システムは更にCPU１６ａにデ
ータ語を与える。このデータ語の指示されたフイ
ールドは、その通信が送られるべきプロセツサを
識別させる。
は、周辺装置からその装置内に記憶されたデータ
を導入するかあるいはメモリから周辺装置へ転送
すべき情報を読み出すかのいずれかの動作が必要
な点に達する。Ｉ／Ｏ動作の必要が生じるとき、
あるいはもつと広く一つのプロセツサがそれ自体
を含む他のプロセツサと通信する必要があるとき
はいつの場合でも、データ処理システム１０のオ
ペレーテイング・システムは命令を１６ａの如き
CPUへ送信させる。命令語の動作フイールドの
内容は、特定の形式の通信が実行されるべきこと
を表示あるいは指示するようなものである。オペ
レーテイング・システムは更にCPU１６ａにデ
ータ語を与える。このデータ語の指示されたフイ
ールドは、その通信が送られるべきプロセツサを
識別させる。
第２図はCPU１６のハードウエア要素のブロ
ツク図であり、CPU１６は本発明の説明のため
に適当な段階を設けることが必要な範囲内で以下
にのみ説明する。より詳細な説明は1976年12月１
日出願の米国特許出願第746444号に記載されてい
る。
ツク図であり、CPU１６は本発明の説明のため
に適当な段階を設けることが必要な範囲内で以下
にのみ説明する。より詳細な説明は1976年12月１
日出願の米国特許出願第746444号に記載されてい
る。
第２図を参照すると、MMC0２４ａの如き主メ
モリ制御器から命令バツフアZIB２６を通して受
信される命令はZIBスイツチ２８を介してRBIR
３０へ記憶のために送られる。制御ユニツト制御
記憶装置CCS３２に記憶される制御ユニツト制
御記憶語は32ビツトから成る。ビツト位置０乃至
12から成る13ビツト・フイールドは、命令レジス
タRBIR３０内の命令語のオペレーシヨン・コー
ド（OPコード）によつて指定されたマイクロプ
ログラム用の開始ロケーシヨンのアドレス、若し
くはそのマイクロプログラムの初期マイクロ命令
のアドレスである。ある命令からのOPコードが
RBIR３０からCCS３２へ加えられると、そのOP
コードに対応するアドレスに記憶された制御ユニ
ツト制御語のビツト位置０乃至12の内容は実行ユ
ニツト制御記憶装置（ECS）３４へスイツチ
CCS／ADDR３６を介して与えられる。ECS３４
がマイクロ命令のそのアドレスを受けると、その
アドレスに記憶されたマイクロ命令を実行バツフ
ア３８へ転送させ、このバツフア３８でそのマイ
クロ命令の選択されたフイールドがデコーダ４０
によつてデコードされてCPU１６ａの如きCPU
の種々のサブシステムあるいは構成素子へ必要な
制御信号もしくは情報を与える。
モリ制御器から命令バツフアZIB２６を通して受
信される命令はZIBスイツチ２８を介してRBIR
３０へ記憶のために送られる。制御ユニツト制御
記憶装置CCS３２に記憶される制御ユニツト制
御記憶語は32ビツトから成る。ビツト位置０乃至
12から成る13ビツト・フイールドは、命令レジス
タRBIR３０内の命令語のオペレーシヨン・コー
ド（OPコード）によつて指定されたマイクロプ
ログラム用の開始ロケーシヨンのアドレス、若し
くはそのマイクロプログラムの初期マイクロ命令
のアドレスである。ある命令からのOPコードが
RBIR３０からCCS３２へ加えられると、そのOP
コードに対応するアドレスに記憶された制御ユニ
ツト制御語のビツト位置０乃至12の内容は実行ユ
ニツト制御記憶装置（ECS）３４へスイツチ
CCS／ADDR３６を介して与えられる。ECS３４
がマイクロ命令のそのアドレスを受けると、その
アドレスに記憶されたマイクロ命令を実行バツフ
ア３８へ転送させ、このバツフア３８でそのマイ
クロ命令の選択されたフイールドがデコーダ４０
によつてデコードされてCPU１６ａの如きCPU
の種々のサブシステムあるいは構成素子へ必要な
制御信号もしくは情報を与える。
第１マイクロ命令が実行バツフア３８へロード
されたときであつて次のクロツク周期の間、その
第１マイクロ命令はデコーダ４０でデコードされ
て必要な情報と制御信号を与え、その結果作業記
憶装置（図示せず）をアドレス指定してその内容
の一部を転送させ記憶させそして作動させる。
されたときであつて次のクロツク周期の間、その
第１マイクロ命令はデコーダ４０でデコードされ
て必要な情報と制御信号を与え、その結果作業記
憶装置（図示せず）をアドレス指定してその内容
の一部を転送させ記憶させそして作動させる。
第１マイクロ命令のアドレスの結果として次の
第２マイクロ命令が発生するが、その第１マイク
ロ命令のそのアドレスはマイクロ命令レジスタ
UIC４２内に記憶され加算器４４によつて１増分
されそしてスイツチUIC＋１、４６を介して供給
されて第２マイクロ命令を実行バツフア３８へ転
送させる。
第２マイクロ命令が発生するが、その第１マイク
ロ命令のそのアドレスはマイクロ命令レジスタ
UIC４２内に記憶され加算器４４によつて１増分
されそしてスイツチUIC＋１、４６を介して供給
されて第２マイクロ命令を実行バツフア３８へ転
送させる。
第３図は、本発明の実行制御記憶装置（第２図
の３４）の一部分の機能的ブロツク図である。二
つの分離しているが互いに相関した三状態デー
タ・バスが使用される。メモリ・データ・バスと
して参照される第１の三状態データ・バスは、三
状態デバイス５０の出力、三状態デバイス５４の
入力、メモリ５２の出力及び実行バツフア３８
（第２図）の入力の間に接続される。バツク・パ
ネル・バスとして参照される第２三状態データ・
バスは、三状態デバイス５６，６２及び５４の出
力間に接続され、かつデータ・レジスタ６０の入
力、ANDフアンクシヨン６６及び三状態デバイ
ス５０との間に接続されている。三状態データ・
バスの各々は単線のように図示されているが、そ
の各々は複数のデータ・ビツトの並列転送を操作
するための複数の線から構成されている。
の３４）の一部分の機能的ブロツク図である。二
つの分離しているが互いに相関した三状態デー
タ・バスが使用される。メモリ・データ・バスと
して参照される第１の三状態データ・バスは、三
状態デバイス５０の出力、三状態デバイス５４の
入力、メモリ５２の出力及び実行バツフア３８
（第２図）の入力の間に接続される。バツク・パ
ネル・バスとして参照される第２三状態データ・
バスは、三状態デバイス５６，６２及び５４の出
力間に接続され、かつデータ・レジスタ６０の入
力、ANDフアンクシヨン６６及び三状態デバイ
ス５０との間に接続されている。三状態データ・
バスの各々は単線のように図示されているが、そ
の各々は複数のデータ・ビツトの並列転送を操作
するための複数の線から構成されている。
使用された誤り検出及び訂正（EDAC）はサイ
クル外の検出及び訂正である。これを達成するた
め、メモリ５２から実行バツフア３８へのデータ
はいかなる連続サイクルに関しても訂正されそし
てシステム・クロツクにより実行バツフア内へス
トローブされる。その次のサイクル中、この同じ
データはEDAC回路５８内で誤り検査がされる。
訂正可能な誤りが検出されると、信号がCPUの
他の部分へ送られそして訂正されたデータは次の
クロツク時にバスに与えられて実行バツフア内へ
ストローブされる。訂正不可能などの誤りもシス
テムを中止される。
クル外の検出及び訂正である。これを達成するた
め、メモリ５２から実行バツフア３８へのデータ
はいかなる連続サイクルに関しても訂正されそし
てシステム・クロツクにより実行バツフア内へス
トローブされる。その次のサイクル中、この同じ
データはEDAC回路５８内で誤り検査がされる。
訂正可能な誤りが検出されると、信号がCPUの
他の部分へ送られそして訂正されたデータは次の
クロツク時にバスに与えられて実行バツフア内へ
ストローブされる。訂正不可能などの誤りもシス
テムを中止される。
二つのクリテイカルなタイミングの経路はこの
装置に含まれる。まず最初に必要なのは、システ
ム・クロツクが発生する前にメモリ５２から実行
バツフアへデータを送ることである。第２に、次
のクロツク前に誤り信号及び訂正されたデータを
実行バツフアが利用できるようにすることであ
る。
装置に含まれる。まず最初に必要なのは、システ
ム・クロツクが発生する前にメモリ５２から実行
バツフアへデータを送ることである。第２に、次
のクロツク前に誤り信号及び訂正されたデータを
実行バツフアが利用できるようにすることであ
る。
メモリ５２の出力は実行バツフア３８へ結合さ
れている。その同じ出力は更に三状態バツフア５
４の入力へ結合されており、そのデータをEDAC
回路５８へデータ・レジスタ６０を介して伝送す
る。この三状態バツフア５４は例えばテキサス・
インスツルメント社製造の部品番号74S240であ
る。この時間中、三状態バツフア５４はCPUの
他の部分が発する読み取り信号によつて付勢され
る。それと同時に、三状態バツフア５０，５６及
び６２は消勢されてそれらの各バスに対して高イ
ンピーダンスを呈する。即ち、三状態バツフア６
２はその入力における書き込み信号の不在によつ
て消勢される。同様に、ANDフアンクシヨン６
６の第２入力での書き込み信号の不在によつて
EDAC回路行きのデータがメモリ５２へANDフ
アンクシヨン６６を介して再び入るのを妨げる。
同じく、三状態バツフア５０及び５６はEDAC回
路５８が発する訂正データ送出信号の不在によつ
て消勢される。従つて、データは三状態バツフア
５４からEDAC回路へ干渉を起こさずに送ること
ができる。
れている。その同じ出力は更に三状態バツフア５
４の入力へ結合されており、そのデータをEDAC
回路５８へデータ・レジスタ６０を介して伝送す
る。この三状態バツフア５４は例えばテキサス・
インスツルメント社製造の部品番号74S240であ
る。この時間中、三状態バツフア５４はCPUの
他の部分が発する読み取り信号によつて付勢され
る。それと同時に、三状態バツフア５０，５６及
び６２は消勢されてそれらの各バスに対して高イ
ンピーダンスを呈する。即ち、三状態バツフア６
２はその入力における書き込み信号の不在によつ
て消勢される。同様に、ANDフアンクシヨン６
６の第２入力での書き込み信号の不在によつて
EDAC回路行きのデータがメモリ５２へANDフ
アンクシヨン６６を介して再び入るのを妨げる。
同じく、三状態バツフア５０及び５６はEDAC回
路５８が発する訂正データ送出信号の不在によつ
て消勢される。従つて、データは三状態バツフア
５４からEDAC回路へ干渉を起こさずに送ること
ができる。
訂正サイクル中、二つの同じ双方向バスはデー
タを三状態バツフア５６から実行バツフアへ三状
態バツフア５０を介して送る。この時間中、バツ
フア６２及びANDフアンクシヨン６６は書き込
み信号の不在によつて消勢されそして三状態バツ
フア５４及びメモリ５２は読み取り信号の不在に
よつて消勢される。バツフア５０及び５６は、訂
正されたデータ信号によつて付勢されてEDAC回
路５８から実行バツフアへデータを伝送する。こ
こで注目すべきことは、バツフア５０，５４及び
メモリ５２を実行ユニツトへ接続するメモリ・デ
ータ・バスは従来のデータ・スイツチの必要性を
排除する。この従来のデータ・スイツチはメモ
リ・データあるいは訂正されたデータに関し
CPUの残りの部分へのデータ路における余分な
遅延段となつている。
タを三状態バツフア５６から実行バツフアへ三状
態バツフア５０を介して送る。この時間中、バツ
フア６２及びANDフアンクシヨン６６は書き込
み信号の不在によつて消勢されそして三状態バツ
フア５４及びメモリ５２は読み取り信号の不在に
よつて消勢される。バツフア５０及び５６は、訂
正されたデータ信号によつて付勢されてEDAC回
路５８から実行バツフアへデータを伝送する。こ
こで注目すべきことは、バツフア５０，５４及び
メモリ５２を実行ユニツトへ接続するメモリ・デ
ータ・バスは従来のデータ・スイツチの必要性を
排除する。この従来のデータ・スイツチはメモ
リ・データあるいは訂正されたデータに関し
CPUの残りの部分へのデータ路における余分な
遅延段となつている。
書き込みサイクル中、バツフア６４からのデー
タは三状態デバイス６２及びANDフアンクシヨ
ン６６を介してメモリ５２へ伝送される。この動
作中、三状態バツフア５０，５４及び５６は上記
の如く消勢される。
タは三状態デバイス６２及びANDフアンクシヨ
ン６６を介してメモリ５２へ伝送される。この動
作中、三状態バツフア５０，５４及び５６は上記
の如く消勢される。
第３図に示す配置は第４図及び第５図により詳
細に図示されている。第４図及び第５図の配置は
８ビツトのデータを操作することが可能なように
示されているが、これは例として示したにすぎ
ず、より多数のデータ・ビツトを含むように拡張
することが可能である。
細に図示されている。第４図及び第５図の配置は
８ビツトのデータを操作することが可能なように
示されているが、これは例として示したにすぎ
ず、より多数のデータ・ビツトを含むように拡張
することが可能である。
データ入力バツフア６４（第３図）はANDゲ
ート７０〜７７の如く示されている。三状態デバ
イス６２（第３図）は第４図において複数の三状
態ゲート８０〜８７として示されている。一つの
三状態ゲートは各データ線に必要である。前述の
如く、三状態デバイスは付勢されるとその入力に
加えられたデータをその目的地へ通す。即ち、三
状態デバイス８０〜８７の各々へ結合するように
図示された書き込み信号がオンのとき、三状態デ
バイス８０〜８７へANDゲート７０〜７７を介
して加えられるデータはそれらの三状態デバイス
を通つてデータ・バス線Ｂ０〜Ｂ７へ達する。そ
の書き込み信号が消勢されると、それらの三状態
デバイス８０〜８７は高インピーダンス・ノード
として見える。
ート７０〜７７の如く示されている。三状態デバ
イス６２（第３図）は第４図において複数の三状
態ゲート８０〜８７として示されている。一つの
三状態ゲートは各データ線に必要である。前述の
如く、三状態デバイスは付勢されるとその入力に
加えられたデータをその目的地へ通す。即ち、三
状態デバイス８０〜８７の各々へ結合するように
図示された書き込み信号がオンのとき、三状態デ
バイス８０〜８７へANDゲート７０〜７７を介
して加えられるデータはそれらの三状態デバイス
を通つてデータ・バス線Ｂ０〜Ｂ７へ達する。そ
の書き込み信号が消勢されると、それらの三状態
デバイス８０〜８７は高インピーダンス・ノード
として見える。
書き込みサイクル中、メモリへ書き込まれるべ
きデータはANDゲート７０〜７７の各々の一つ
の入力へ加えられる。このデータは、各ANDゲ
ート７０〜７７の第２入力へ結合された付勢信号
が活性化されるとANDゲート７０〜７７を通過
する。次に第５図を参照すると、第３図の一個の
ANDフアンクシヨン６６として示されたものは
複数のANDゲート９０〜９７として図示されて
おり、このANDゲートの夫々はデータ・バス線
Ｂ０〜Ｂ７へ結合された一つの入力と書き込み付
勢信号へ結合された第２入力とを有する。この書
き込み付勢信号が活性化されると、データ・バス
線Ｂ０〜Ｂ７のデータはANDゲート９０〜９７
を介してメモリ５２へ達し、このメモリ５２で書
き込み制御装置によりそのデータが記憶される。
きデータはANDゲート７０〜７７の各々の一つ
の入力へ加えられる。このデータは、各ANDゲ
ート７０〜７７の第２入力へ結合された付勢信号
が活性化されるとANDゲート７０〜７７を通過
する。次に第５図を参照すると、第３図の一個の
ANDフアンクシヨン６６として示されたものは
複数のANDゲート９０〜９７として図示されて
おり、このANDゲートの夫々はデータ・バス線
Ｂ０〜Ｂ７へ結合された一つの入力と書き込み付
勢信号へ結合された第２入力とを有する。この書
き込み付勢信号が活性化されると、データ・バス
線Ｂ０〜Ｂ７のデータはANDゲート９０〜９７
を介してメモリ５２へ達し、このメモリ５２で書
き込み制御装置によりそのデータが記憶される。
読み取りサイクル中、書き込み信号は消勢され
てデータが三状態バツフア８０〜８７及びAND
ゲート９０〜９７を介して通過するのを妨げる。
メモリ５２が読み取り制御信号とそれに供給され
たアドレスとを有するとき、メモリはそのアドレ
スに記憶されたデータを出力する。このデータは
二つの経路を通る。第１の経路は、線１００〜１
０７で示される如くCPUの残りの部分へ接続さ
れている。同時に、メモリ５２からのデータは三
状態デバイス１１０〜１１７（第３図の三状態デ
バイス５４）へ供給される。各三状態デバイス１
１０〜１１７はその入力に読み取り付勢信号が加
えられ、この読み取り付勢信号が活性化されると
データをその三状態デバイスを介して通す。読み
取り信号が消勢されると、三状態デバイス１１０
〜１１７は高インピーダンス・ノードとなる。
てデータが三状態バツフア８０〜８７及びAND
ゲート９０〜９７を介して通過するのを妨げる。
メモリ５２が読み取り制御信号とそれに供給され
たアドレスとを有するとき、メモリはそのアドレ
スに記憶されたデータを出力する。このデータは
二つの経路を通る。第１の経路は、線１００〜１
０７で示される如くCPUの残りの部分へ接続さ
れている。同時に、メモリ５２からのデータは三
状態デバイス１１０〜１１７（第３図の三状態デ
バイス５４）へ供給される。各三状態デバイス１
１０〜１１７はその入力に読み取り付勢信号が加
えられ、この読み取り付勢信号が活性化されると
データをその三状態デバイスを介して通す。読み
取り信号が消勢されると、三状態デバイス１１０
〜１１７は高インピーダンス・ノードとなる。
読み取り信号が付勢されかつ書き込み信号が消
勢されると仮定すると、メモリ５２からのデータ
は三状態デバイス１１０〜１１７を介して通過し
そしてデータ・バス線Ｂ０〜Ｂ７を越えてデー
タ・レジスタ６０（第４図）の入力へ与えられ
る。データ・レジスタ６０内のデータは上記の如
きEDAC回路５８へ加えられ、このEDAC回路に
おいてデータ中に誤りがある場合その誤りが訂正
可能かどうかが決定される。二つの信号はその
EDAC回路からCPUの他の部分へ送られる。こ
れらの信号は誤り信号及び誤り訂正可能信号とし
て示されており、誤り訂正可能信号は誤りがある
場合にその誤りが訂正可能であることを示す。
勢されると仮定すると、メモリ５２からのデータ
は三状態デバイス１１０〜１１７を介して通過し
そしてデータ・バス線Ｂ０〜Ｂ７を越えてデー
タ・レジスタ６０（第４図）の入力へ与えられ
る。データ・レジスタ６０内のデータは上記の如
きEDAC回路５８へ加えられ、このEDAC回路に
おいてデータ中に誤りがある場合その誤りが訂正
可能かどうかが決定される。二つの信号はその
EDAC回路からCPUの他の部分へ送られる。こ
れらの信号は誤り信号及び誤り訂正可能信号とし
て示されており、誤り訂正可能信号は誤りがある
場合にその誤りが訂正可能であることを示す。
その誤りが訂正可能な場合、送出訂正データ信
号は三状態デバイス１２０〜１２７へ供給され
る。訂正されたデータは同じく三状態デバイス１
２０〜１２７へ供給されそしてそれらを通過して
バス線Ｂ０〜Ｂ７を越えて三状態デバイス１３０
〜１３７の入力へ達する。この時間中、書き込み
信号は消勢されてデータがANDゲート９０〜９
７を通してメモリ５２へ戻るのを阻止する。
号は三状態デバイス１２０〜１２７へ供給され
る。訂正されたデータは同じく三状態デバイス１
２０〜１２７へ供給されそしてそれらを通過して
バス線Ｂ０〜Ｂ７を越えて三状態デバイス１３０
〜１３７の入力へ達する。この時間中、書き込み
信号は消勢されてデータがANDゲート９０〜９
７を通してメモリ５２へ戻るのを阻止する。
送出訂正データ信号は、三状態デバイス１３０
〜１３７へ供給され、それによつてバス線Ｂ０〜
Ｂ７上のデータが線１００〜１０７を介して
CPUへ進むのを可能にする。この時間中、読み
取り信号は消勢されて訂正されたデータが三状態
デバイス１１０〜１１７を介して通過するのを妨
げる。
〜１３７へ供給され、それによつてバス線Ｂ０〜
Ｂ７上のデータが線１００〜１０７を介して
CPUへ進むのを可能にする。この時間中、読み
取り信号は消勢されて訂正されたデータが三状態
デバイス１１０〜１１７を介して通過するのを妨
げる。
従つて、上述の配置によりバツク・パネル・バ
スとして参照される一つの線上で三つの電気的機
能が実行可能となる。これらの機能は、メモリ・
データをEDAC回路へ伝送すること、訂正された
データをEDAC回路からデータ出力回路へ伝送す
ること、及び入力データをメモリへ伝送すること
である。
スとして参照される一つの線上で三つの電気的機
能が実行可能となる。これらの機能は、メモリ・
データをEDAC回路へ伝送すること、訂正された
データをEDAC回路からデータ出力回路へ伝送す
ること、及び入力データをメモリへ伝送すること
である。
メモリ・データ・バスによつてCPU及び
EDAC回路の両方へのデータの伝送が可能とな
る。それに加えて、メモリ・データ・バスは
EDAC回路からCPUへの訂正されたデータの伝
送を提供する。両者のバスは付加ゲートあるいは
付加スイツチのいずれに対する必要性をも最小限
にし、それによつてクリテイカルなタイミングが
関係する最も速い可能なデータ経路を呈する。
EDAC回路の両方へのデータの伝送が可能とな
る。それに加えて、メモリ・データ・バスは
EDAC回路からCPUへの訂正されたデータの伝
送を提供する。両者のバスは付加ゲートあるいは
付加スイツチのいずれに対する必要性をも最小限
にし、それによつてクリテイカルなタイミングが
関係する最も速い可能なデータ経路を呈する。
第１図はデータ処理システムのブロツク図。第
２図は中央処理ユニツトの一部分の機能ブロツク
図。第３図は実行ユニツトの発明部分の機能ブロ
ツク図。第４図及び第５図は第３図に示した装置
の詳細な図。 符号説明、１０……データ処理システム、１２
……SIU、１４……Ｉ／Ｏプロセツサ、１６……
中央処理ユニツト、１８……局部メモリ、２０…
…局部メモリ・ポート、２２……主メモリ、２４
……主メモリ・ポート。
２図は中央処理ユニツトの一部分の機能ブロツク
図。第３図は実行ユニツトの発明部分の機能ブロ
ツク図。第４図及び第５図は第３図に示した装置
の詳細な図。 符号説明、１０……データ処理システム、１２
……SIU、１４……Ｉ／Ｏプロセツサ、１６……
中央処理ユニツト、１８……局部メモリ、２０…
…局部メモリ・ポート、２２……主メモリ、２４
……主メモリ・ポート。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ群を記憶可能な記憶装置を含む
データ処理システム中央プロセツサにおいて、正
確なデータ群を命令バツフアへ供給するためのバ
ス装置であつて、 前記記憶装置からデータ群を受け取り、該デー
タ群を供給するために前記命令バツフアに接続さ
れた第１のデータ・バスと、 前記データ群を転送するために前記第１のデー
タ・バスに接続された第１の手段と、 前記第１の手段からの前記データ群を記憶する
データ・レジスタと、 前記データ群を前記データ・レジスタに供給す
るために前記第１の手段に接続された第２のデー
タ・バスと、 前記データ・レジスタから前記データ群を受け
取り、訂正されたデータ群を生成するために接続
された誤り検出及び訂正回路と 前記訂正されたデータ群を前記第２のデータ・
バスに転送する第２の手段と、 前記第２のデータ・バスから前記第１のデー
タ・バスへ前記訂正されたデータ群を転送し、そ
れによつて前記訂正されたデータ群が前記第１の
データ・バスから前記命令バツフアに供給される
ように接続された第３の手段と、から成るバス装
置。 ２ データを前記記憶装置に書き込むために、前
記記憶装置と前記第２のデータ・バスとに接続さ
れた書き込み手段を含む事を特徴とする特許請求
の範囲第１項記載のバス装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/930,966 US4225959A (en) | 1978-08-04 | 1978-08-04 | Tri-state bussing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525194A JPS5525194A (en) | 1980-02-22 |
| JPS6235144B2 true JPS6235144B2 (ja) | 1987-07-30 |
Family
ID=25460029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7515679A Granted JPS5525194A (en) | 1978-08-04 | 1979-06-14 | Bus device |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4225959A (ja) |
| JP (1) | JPS5525194A (ja) |
| AU (1) | AU520932B2 (ja) |
| CA (1) | CA1149068A (ja) |
| DE (1) | DE2915113A1 (ja) |
| FR (1) | FR2432736A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4336611A (en) * | 1979-12-03 | 1982-06-22 | Honeywell Information Systems Inc. | Error correction apparatus and method |
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| US4663728A (en) * | 1984-06-20 | 1987-05-05 | Weatherford James R | Read/modify/write circuit for computer memory operation |
| US4962474A (en) * | 1987-11-17 | 1990-10-09 | International Business Machines Corporation | LSSD edge detection logic for asynchronous data interface |
| US5373514A (en) * | 1990-09-20 | 1994-12-13 | Synopsys, Inc. | Three-state bus structure and method for generating test vectors while avoiding contention and/or floating outputs on the three-state bus |
| JPH04162300A (ja) * | 1990-10-26 | 1992-06-05 | Nec Corp | 半導体メモリ |
| JP2020198044A (ja) * | 2019-06-05 | 2020-12-10 | 富士通株式会社 | 並列処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573728A (en) * | 1969-01-09 | 1971-04-06 | Ibm | Memory with error correction for partial store operation |
| US3693153A (en) * | 1971-07-09 | 1972-09-19 | Bell Telephone Labor Inc | Parity check apparatus and method for minicomputers |
| US3809884A (en) * | 1972-11-15 | 1974-05-07 | Honeywell Inf Systems | Apparatus and method for a variable memory cycle in a data processing unit |
| US4037091A (en) * | 1976-04-05 | 1977-07-19 | Bell Telephone Laboratories, Incorporated | Error correction circuit utilizing multiple parity bits |
| US4058851A (en) * | 1976-10-18 | 1977-11-15 | Sperry Rand Corporation | Conditional bypass of error correction for dual memory access time selection |
-
1978
- 1978-08-04 US US05/930,966 patent/US4225959A/en not_active Expired - Lifetime
-
1979
- 1979-04-12 DE DE19792915113 patent/DE2915113A1/de active Granted
- 1979-05-03 CA CA000326834A patent/CA1149068A/en not_active Expired
- 1979-06-14 JP JP7515679A patent/JPS5525194A/ja active Granted
- 1979-07-20 AU AU49117/79A patent/AU520932B2/en not_active Ceased
- 1979-07-30 FR FR7919605A patent/FR2432736A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| AU4911779A (en) | 1980-02-07 |
| US4225959A (en) | 1980-09-30 |
| DE2915113A1 (de) | 1980-02-14 |
| FR2432736A1 (fr) | 1980-02-29 |
| JPS5525194A (en) | 1980-02-22 |
| FR2432736B1 (ja) | 1983-07-29 |
| AU520932B2 (en) | 1982-03-04 |
| DE2915113C2 (ja) | 1989-01-05 |
| CA1149068A (en) | 1983-06-28 |
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