JP2000509866A

JP2000509866A - 並列／直列ポートを含む二つの集積回路の間の直列リンクを初期化する方法およびこの方法を実施する装置

Info

Publication number: JP2000509866A
Application number: JP10536323A
Authority: JP
Inventors: オートショー，ジャン―フランソワ; デイオネ，クリストフ
Original assignee: ブル・エス・アー
Priority date: 1997-02-19
Filing date: 1998-02-18
Publication date: 2000-08-02
Also published as: FR2759798A1; EP0860782B1; DE69813930T2; WO1998037494A1; FR2759798B1; EP0860782A1; DE69813930D1

Abstract

(57)【要約】本発明は、並列／直列ポートを含む二つの集積回路の間の直列リンクを初期化する方法、およびこの方法を実施することのできる装置に関する。周波数の異なる二つのクロック、すなわち伝送クロック（ＣＫＴ）と呼ばれる、直列リンクのための第一の高周波数クロックと、システムクロック（ＣＫＳ）と呼ばれる、並列バスから到着する信号のための第二の低周波数クロックとを使用する入出力ポートを、並列バスと直列リンクとの間に含む二つの集積回路の間の直列リンクを初期化する方法は、受信クロック論理の分離をともなうポートを再初期化するステップと、伝送クロック論理（ＣＫＴ）を再初期化するステップと、二つのポートの間の直列リンクをゼロにリセットするステップと、双方向直列リンクを初期化するための、自動、あるいはマイクロプロセッサに依存する、プロセスのループステップとを含むことを特徴とする。

Description

【発明の詳細な説明】並列／直列ポートを含む二つの集積回路の間の直列リンクを初期化する方法およびこの方法を実施する装置本発明は、並列／直列および直列／並列ポートを含む二つの集積回路の間の直列リンクを初期化する方法、ならびにこの方法を実施することのできる装置に関する。第一の目的は、周波数の異なる二つのクロック、すなわち送受信クロックＣＫＴ／ＣＫＲと呼ばれる、直列リンクのための第一の高周波数クロック、およびシステムの並列バスから到着する信号のための第二の低周波数クロック（ＣＫＳ）を使用する入出力ポートを並列バスと直列リンクの間に含む二つの集積回路の間の直列リンクを初期化する方法であって、受信クロック論理の分離をともなうポートを再初期化するステップと、伝送クロック論理（ＣＫＴ）（並列／直列）を再初期化するステップと、二つのポートの間の直列リンクをゼロにリセットするステップとを含むことを特徴とする方法によって達成される。別の特徴によれば、ポートを再初期化するステップは、再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線（ＬＬＲ）がニュートラルメッセージに較正され、またそれらから受信クロック信号（ＣＫＲ）を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号（ＣＡＬ）を送信するステップを含む。別の特徴によれば、集積回路と接続するマイクロプロセッサが並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信せず、集積回路は、その各直列出力を非活動化し、ノイズが混合することもある０ボルト信号を送信し、集積回路は、そのトークンカウンタをゼロにセットしてメッセージの送信を回避し、その全てのポインタを再初期化する。別の特徴によれば、前述の各ステップは、直列リンクによって接続された各回路の各ポートで繰り返される。別の特徴によれば、ポートを初期化するステップの後に、直列通信（ＭＭ）を初期化するステップが続く。別の特徴によれば、この直列通信を初期化するステップは、マスタ／スレーブリンクを確立するステップと、スレーブ／マスタリンクを確立するステップと、並列バスをマスタ回路のポートに接続するステップと、並列バスをスレーブ回路のポートに接続するステップとを含む。別の特徴によれば、マスタ／スレーブリンクを確立するステップは、マスタ回路のカードのプロセッサが、空文字の連続フローを伝送するためにポートの入力（ＯＥ）を値１にセットするステップと、スレーブ回路のポートの受信クロック（ＣＫＲ）を較正するステップと、スレーブ回路と接続するマイクロプロセッサに割込みを送信するステップと、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信するステップと、スレーブ回路のポートの入力（ＯＥ）を値１にセットするステップと、スレーブポートの周期的サンプリング信号によって決定された十分な長さの時間の間に空文字を伝送するステップとを含む。別の特徴によれば、スレーブ／マスタリンクを確立するステップは、マスタ回路のポートの伝送を較正し、このポートの較正信号をレベル１にセットするステップと、このマスタ回路と接続するマイクロプロセッサに割込みを送信するステップと、このマスタ回路のポートの受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードするステップとを含む。別の特徴によれば、並列バスをポートに接続するステップは、マスタ回路と接続するマイクロプロセッサがその並列バスをマスタ回路のポートに接続するステップと、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信するステップと、スレーブ回路により二つのトークンを受信するステップと、スレーブ回路により接続するマイクロプロセッサに割込みを送信するステップと、接続するマイクロプロセッサの並列バスをスレーブ回路に接続するステップと、ダミーメッセージを読み取るステップと、二つのトークンをマスタ回路に送信するステップとを含む。別の特徴によれば、トークンは、マスタポートおよびスレーブポートのバッファ（ＲＣＢＵＦ）にそれぞれ記憶されたダミーメッセージを読み取る動作によって生成される。別の特徴によれば、いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドの検出は、受信クロック論理を分離するステップと、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号ＯＥを非活動化するステップと、遠隔の受信回路のポートにより較正の損失を検出するステップと、この回路の受信クロック論理を分離する手続きを開始するステップとをトリガする。本発明のもう一つの目的は、この方法を実施することのできる装置である。この第二の目的は、周波数の異なる二つのクロック、すなわち送受信クロックと呼ばれる、直列リンクのための第一の高周波数クロックと、システムクロックまたは低周波数クロックと呼ばれる、並列バスから到着する信号のための第二の低周波数クロックとを使用する入出力ポートを並列バスと直列リンクとの間に含む二つの集積回路の間の直列リンクを初期化する方法を実施することのできる装置であって、受信クロック論理の分離をともなうポートを再初期化する手段と、伝送クロック論理を再初期化する手段と、二つのポートの間の直列リンクをゼロにリセットする手段とを含むことを特徴とする装置によって達成される。別の特徴によれば、この装置は、再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線がニュートラルメッセージに較正され、またそれらから受信クロック信号を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号を送信することを可能にする手段を含む。別の特徴によれば、この装置は、集積回路と接続するマイクロプロセッサが、並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信しないことを可能にする手段と、集積回路がその出力を非活動化し、ノイズが混合することもある０ボルト信号を送信することを可能にする手段と、集積回路がそのトークンカウンタをゼロにセットして、メッセージの送信を回避し、その全てのポインタを再初期化することを可能にする手段とを含む。別の特徴によれば、この装置は、この方法の各ステップを、直列リンクによって接続された各回路の各ポートで繰り返すことを可能にする手段を含む。別の特徴によれば、この装置は、ポートを初期化するステップの後に、直列通信を初期化するステップを続けることを可能にする手段を含む。別の特徴によれば、この装置は、マスタ／スレーブリンクを確立する手段と、スレーブ／マスタリンクを確立する手段と、並列バスをマスタ回路のポートに接続する手段と、並列バスをスレーブ回路のポートに接続する手段とを含む。別の特徴によれば、この装置は、マスタ回路のカードのプロセッサが、アイドル信号の連続フローを伝送することを可能にするためにポートの入力を所定値にセットする手段と、スレーブ回路のポートの受信クロックを較正する手段と、スレーブ回路と接続するマイクロプロセッサに割込みを送信する手段と、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信する手段と、スレーブ回路のポートの入力を値１にセットする手段と、十分な長さの時間の間に空文字を伝送し、スレーブポートの周期的再較正信号を妥当性検査する手段とを含む。別の特徴によれば、この装置は、マスタ回路のポートの伝送クロックを較正し、このポートの較正信号をレベル１にセットする手段と、このマスタ回路と接続するマイクロプロセッサに割込みを送信する手段と、このマスタ回路のポートの受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードする手段とを含む。別の特徴によれば、この装置は、マスタ回路と接続するマイクロプロセッサがその並列バスをマスタ回路のポートに接続するための手段と、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信する手段と、スレーブ回路により二つのトークンを受信するための手段と、スレーブ回路により接続するマイクロプロセッサに割込みを送信するための手段と、接続するマイクロプロセッサの並列バスをスレーブ回路に接続する手段と、ダミーメッセージを読み取る手段と、二つのトークンをマスタ回路に送信する手段とを含む。別の特徴によれば、これらの手段は、マスタポートおよびスレーブポートのバッファにそれぞれ記憶されたダミーメッセージを読み取る動作を介してトークンを生成する。別の特徴によれば、いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドの検出をする手段は、受信クロック論理を分離する手段と、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号を非活動化する手段と、遠隔の受信回路のポートが較正の損失を検出するための手段と、この回路の受信クロック論理を分離する手続きを開始する手段とをトリガする。本発明の非限定的な実施形態を例示する添付の図面と関連して与えた下記の説明を読めば、本発明のその他の特徴および利点がさらに明らかになるであろう。第１Ａ図は、直列／並列インタフェースポートを構成する集積回路の一部分を示す図である。第１Ｂ図は、シリアライザ／直並列変換器を構成する集積回路セルを詳細に示す図である。第２Ａ図は、第１図の直列／並列入出力ポートの例示的な応用例を示す図である。第２Ｂ図は、このタイプの集積回路を使用するマシンのアーキテクチャ図である。第３Ａ図は、様々なカードに属する二つのポートの間の直列リンクを初期化する手続きの様々なステップを示す図である。第３Ｂ図は、二つのポートの間の別の初期化手続きを示す図である。第３Ｃ図は、直列リンクを介して送信されたメッセージの構造を示す図である。第３Ｄ図は、フレーム制御論理図である。第４Ａ図は、エラー文字置換回路を示す図である。第４Ｂ図は、履歴回路を示す図である。直列リンクの制御ブロックＳＬＣ（ＳｅｒｉａｌＬｉｎｋＣｏｎｔｒｏｌ）と呼ばれるポート１０₀は、例えば第２Ａ図に示すタイプの集積回路に組み込まれる。この集積回路（１）は、例えば３３ＭＨｚのシステム周波数で入力（６）用のＬ２ＣＢおよび出力（７）用のＣ２ＬＢの二つの並列７２ビットデータバスと通信する、第１図のポートと同じタイプの複数のポート１０₀、１０₁、１０₂ 、１０₃を含む。これらの並列バスは、回路（３）については６４ビットバス（３０）を介してマイクロプロセッサ（１１）とのインタフェースをとる機能を実行し、回路（４）については集積回路がデータタイプカードに組み込まれているときにはその移動機能（ＭＯＶＥＲ）を実行し、回路（５）についてはメモリ制御機能（ＳｌａｖｅＣｏｎｔｒｏｌ）を実行する論理回路と通信する。これらの回路（３、４、５）は、二つの７２ビットデータバスＭ２ＣＢ（９）、Ｃ２ＭＢ（８）を介して、主メモリＭＭＵ（第２Ｂ図の１２ａ）または第２Ｂ図に示す拡張メモリＥＭＵ（１２ｃ）のいずれかから出る３６ビットバスとの通信を可能にする二つの入出力インタフェースＩＯＢＸ２⁰、２¹とも通信する。制御バスＣＰＢにより、集積回路（１）と通信するマイクロプロセッサ（１１）は、集積回路中に存在する様々な回路（３、４、５、２、１０）の制御および状態レジスタにアクセスすることができる。この集積回路（１）は、主メモリ（１２ａ）、および複数のシステムが共有することのできる拡張メモリ（１２ｃ）を含むマシン中で使用される。本発明による第一のマスタ集積回路（１ａ）は、バス（３０）を介して第一プロセッサ（１１ａ）と通信し、インタフェースＩＯＢＸを介してメモリ（１２ａ）と通信するが、第二のスレーブ集積回路（１ｃ）は、一方では第一のマスタ回路（１ａ）と通信し、他方ではバス（３０ｃ）を介して第二プロセッサ（１１ｃ）と、また拡張メモリ（１２ｃ）と通信する。回路（１ａ）中の並列／直列伝送および直列／並列受信のためのポート（１０ａ）は、伝送部分として、伝送バスＣ２ＬＢに接続された一対の８×７２ビットデータバッファＴＤＢＵＦを含む。マルチプレクサ（１０３）により、二つのバッファＴＤＢＵＦ、またはヘッダを含む制御信号のバッファＴＣＢＵＦのいずれかを選択することが可能になる。マルチプレクサ（１０３）を出る情報は、伝送すべき文字を構成する一連の九つの直列ビットを生成する逆アセンブリ回路（１０５）を介して送信される。この逆アセンブリ回路（１０５）は、巡回冗長検査文字ＣＲＣ（１０６_γ）を生成する回路にも接続される。第二マルチプレタサ（１０７）により、検査ビットを９ビットバイトから形成された通常文字と関連づけ、これに開始ビットおよび停止ビットを加えて１２ビットにすることで伝送された情報を９／１２コード化することができるエンコーダ（１０８_γ）に伝送される信号を選択することが可能になる。９／１２コード化は、直列リンクを介して伝送された信号がいかなる直流成分も含まない（直流平衡）ように実行される。マルチプレクサ（１０７）は、トークンを表す各ビットが関連するバッファの可用性を示す少なくとも一つの２ビットトークンカウンタを含む直列リンクの伝送状態ユニット（１０２１_γ）から送出された信号を受信する。マルチプレクサ（１０７）は、置換状態ユニット（１０２２_γ）から発行された信号、およびポート初期化状態ユニット（１０２３_γ）から送出された信号を受信する。エンコーダ（１０８_γ）からの出力は、例えば毎秒１ギガビットの速度で信号を送信する直列リンク（１２０）を構成する出力を有するシリアライザ回路（１０９_γ）にリンクされる。シリアライザは、直列ループリンク（１０９０）によってポート（１００）の受信回路の直並列変換器（１０９_R）に接続される。この直列ループリンク（１０９０）は、直並列変換器（１０９_R）中で信号（Ｉｃｔ０３）によって妥当性検査される。第１ｂ図に示す直列化（１０９_T）／非直列化（１０９_R）のための各セル（１０９）は三つの入力を有し、第一の入力は、集積回路（１）のその他の部分から出力される伝送クロック信号ＣＫＴによって構成される。第二の入力は、第２ｂ図に示すように、集積回路（１）と接続するマイクロプロセッサ（１１ａ）から集積回路（１）の制御バス（図示せず）を介して集積回路（１）に送信される全体リセット信号ＲＳＴＧによって構成される。第三の入力は、そのセルについての受信クロックの較正を再開する信号ＲＥＣＡＬによって構成される。第四の入力ＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ）は出力の妥当性検査用である。このセル（１０９）は、一本の送信遅延線（ＬＲＥ）および一本の受信遅延線（ＬＲＲ）の、二本の遅延線を含む。セル（１０９）は、第一受信クロック信号ＣＫＲ、および受信クロック信号（ＣＫＲ）の較正を示す第二信号ＣＡＬの、二つの信号を生成する。回路の遅延線（ＬＲＥ、ＬＲＲ）は、遅延線（それぞれＬＲＥ、ＬＲＲ）を変化させる６ビットの１および６ビットの０から構成されるアイドル信号（ニュートラルメッセージ／空文字）を受信線が受信したときに、クロック（それぞれＣＫＴ、ＣＫＲ）を較正するためにこの回路で使用される。このようにして、伝送クロック（ＣＫＴ）は、８３メガヘルツの周波数すなわち１２ビット文字を送信する周波数に相当する１２ナノ秒の値に調節され、１２ビット伝送線中で受信される情報の正しいサンプリングが可能となる。受信遅延線（ＬＲＲ）により、この遅延線を変動させることによって受信クロックＣＫＲを８３ＭＨｚ（１０００／１２）に較正することが可能になる。遅延線の変動はＤＬＬ（ＤｅｌａｙＬｏｃｋＬｏｏｐ）機構によって達成され、これは較正を可能にし、受信および伝送された信号のわずかな変化にこの較正を適合させることを可能にする。受信クロックが適切にアイドル信号（ニュートラルメッセージ／空文字）に較正されているときには、セルは出力（ＣＡＬ）を活動レベルまで上昇させる。マルチプレクサ（１０７）は、伝送状態ユニットからも信号を受信する。各伝送バッファは、Ｉｓｔａｔｕｓ０：６、Ｉｓｔｒｗ０：３を受信し、信号Ｉｎｒｄｙを送信する伝送バッファ管理状態ユニット（１０１_γ）によって制御される。直並列変換器（１０９_R）は、伝送回路のエンコーダ（１０８_γ）と同じ原理で動作するデコーダ（１０８_R）に接続される。受信回路のこのデコーダは、各データの９ビットを、直列に受信したデータを８×７２ビットのワードに変形するデータアセンブリ回路（１０４）に送信し、これらのワードが８３ＭＨｚの周波数で動作する一対のデータ受信バッファ（ＲＤＢＵＦ）にロードされる。このデータ受信バッファ（ＲＤＢＵＦ）の対は、受信バッファ管理ユニット（１０１_R ）によって制御され、メッセージのヘッダを含む一対の受信制御バッファ（ＲＣＢＵＦ）と接続している。受信回路のデコーダ（１０８_R）からの出力は、比較のための巡回冗長検査文字ＣＲＣ（１０６_γ）を生成するメッセージ検証コード回路に分岐する。ＣＲＣ_N+1は、９データビットを受信するたびに、第５図に示す巡回置換アルゴリズムを使用して、第５図に示す数式に従って、受信したデータＤ_iおよび以前のＣＲＣ_Nのビットの値Ｒ_iから計算した値Ｘ_iについて、１６ビットのＣＲＣを計算することによって更新される。このデコーダ（１０８_R）から伝送される情報は、履歴バッファ（１０２２_R）となる状態ユニット、受信ポート（１０２１_R）の状態ユニット、およびそのポートの初期化状態ユニット（１０２３_R）にも伝送される。受信バッファ管理状態ユニット（１０１_R）は、三つの信号（Ｃｏｎｎｅｃｔ、Ｏｕｔｒｄｙ、ｓｔａｔｕｓ０：１０）を送信し、情報（Ｉｓｔｒｒ０：３）を入力として三本の回線を介して受信する。信号（Ｏｕｔｒｄｙ）は出力が作動可能であることを示し、この信号は、読取られるべき完全なメッセージが存在することを示す。信号ｓｔａｔｕｓは、出力の状態、すなわちそれらが割込みであるか否か、それらが目に見えない動作であるか否か、メモリアクセスであるかレジスタアクセスであるか、ローカルであるか遠隔であるか、ＩＳＣＯＮであるか非ＩＳＣＯＮであるか、それらのソースがマイクロプロセッサ、ムーバ（ＭＯＶＥＲ）、またはスレーブ（ＳＬＡＶＥ）のいずれであるか、それらが遅延応答であるか否か、これが最後のメッセージであるか否か、データエラーが存在するか否か、外部メモリアクセスが存在するか否か、およびこれが重要でないメッセージであるか否かを示す。出力Ｃｏｎｎｅｃｔは、この出力が非活動化されたときにポートＳＬＣ（１０⁰）が切断されることを示す。入力Ｉｓｔｒｒは、ＦＩＦＯ順序での受信ポートの読取りを可能にし、メッセージの最後のダブルワードを読み取るコマンドは、これによって空きとなるバッファと関連するフロー制御文字（トークン）の生成を引き起こす。このフロー制御文字は、受信バッファ管理状態ユニット（１０１_R）から伝送管理状態ユニット（１０２１_γ）に伝送され、これを介してマルチプレクサ（１０７）に伝送され、この情報は、その受信バッファＲＤＢＵＦがちょうど読み取られた直列リンクで受信ポート（１０９_R）と接続するカード（１ｃ）の入力ポート（１０ｃ）に伝送される。伝送バッファ管理状態ユニット（１０１_γ）は、二つの入力ＩｓｔａｔｕｓおよびＩｓｔｒｗ、ならびに一つの出力Ｉｎｒｄｙを含む。この出力Ｉｎｒｄｙは、書込まれるべき空きの伝送バッファＴＤＢＵＦが存在することを示す。回線Ｉｓｔａｔｕｓにより、書き込まれるメッセージのタイプを指定し、最初の二つの状態ビットの値の関数として指標００（それ以上使用されない）、０１（データのみ）、１０（ヘッダ）、１１（ヘッダおよびデータ）を決定することができる。第三ビットＩｓｔａｔｕｓは、これが最後のメッセージであるか否かを示す。第四ビットは、データエラーが存在するか否かを示し、第五ビットは、メモリへの外部アクセスが存在するか否かを示す。最後に、信号Ｉｓｔｒｗは、ＦＩＦＯ順序での伝送バッファへ（ＴＤＢＵＦ）の書込みを可能にする。メッセージの最後のダブルワードを書き込む信号Ｉｓｔｒｗは、（例えばポート１０ｃの）遠隔の受信バッファ（ＲＤＢＵＦ）が直列リンク（１２０）に接続された受信ポート（１０９_R）によって空きであると宣言されると直ちに、メッセージの書込みを初期化する。履歴バッファ（Ｉ−ＨＢ）は１６個の入力を有し、直列リンクからデコーダ（１０８_R）を介して来る最後の１６個の文字、または空文字を除く最後の１６個の制御文字のいずれかを含む。直列リンクでエラーが発生すると、特定のコマンドによって履歴バッファ中の書込み動作は禁止され、バッファの読取りは、マイクロプロセッサ（１１）によって制御されたバッファの循環走査を可能にするポインタ（ＰＨＢ）によって達成される。履歴バッファの制御は、制御バスＣＰＢにリンクされた制御レジスタ（ＩＣＬ１）（第４Ｂ図）によって実行される。履歴バッファＩ−ＨＢは、制御バスＣＰＢを介してマイクロプロセッサ（１１ａ、１１ｃ）にアクセスすることができる。制御レジスタＩＣＬ１は、二つのフィルタ（Ｆ１、Ｆ２）に接続される。第一フィルタＦ１は、ＩＣＬ１によって活動化されているときには制御文字しか通さず、活動化されていないときには透明である。第二フィルタは、全ての非空文字を通す。置換状態ユニット（１０２２_γ）（第４Ａ図）は、八個の入力を有する置換バッファ（Ｉ−ｓｂ）を含み、その内容は、排他ＯＲ（１０２２１）中で七文字までの長さの文字の出力ストリーム（ｏ−ｓ）と結合される。置換は活動化シーケンスの最後の文字から開始される。伝送バッファＴＤＢＵＦの最後の有効文字に対応する出力ストリーム（ｏ−ｓ）の文字は、排他ＯＲゲート中で置換バッファ（Ｉ−ｓｂ）の最初の文字と結合される。置換しない動作では、置換バッファ（Ｉ−ｓｂ）の読取りポインタＰＬは、置換バッファ（Ｉ−ｓｂ）の最初の文字をアドレスする。空であるこの文字は、排他ＯＲ（１０２２１）中でストリーム（ｏ−ｓ）の文字と結合されたときにこれを修正せず、ストリーム（ｏ−ｓ）はマルチプレクサ（１０７）に伝送される。二つの入力を有する活動化バッファ（Ｉ−ｔｂ）は、その内容から、置換のバーストを開始するときを決定する。このバッファＩ−ｔｂは、他の入力から出力ストリーム（ｏ−ｓ）を受信するそれと接続する比較器（１０２２２）に、活動化シーケンスｔｃを送信する。この開始の瞬間は、活動化シーケンス（ｔｃ）が文字の出力ストリーム（ｏ−ｓ）と一致したときに与えられる。この場合には、比較器の出力（１０２２４）は、読取りポインタＰＬの増分器（１０２２３）を活動化し、バッファＩ−ｓｂの８文字の中の読取りポインタによってアドレスされた置換文字を、出力ストリームの新しい文字のそれぞれと同時に送信することを可能にする。この活動化バッファ（Ｉ−ｔｂ）は、比較に関係する、値００を有するときに置換を使用していないことを示す一片の情報（ｔｖ）を含む。この一片の情報（ｔｖ）が値１０を有する場合には、活動化シーケンスの長さは１に等しい。ｔｖが１１に等しいときには、活動化シーケンスの長さは二文字となる。この置換回路を第４Ａ図に示す。バスＣＰＢを介してマイクロプロセッサ（１１ａ、１１ｃ）からアクセス可能な書込みポインタＰＥにより、バスＣＰＢを介して置換バッファに置換文字をロードすることができる。このようにして、置換回路を介して所望の瞬間にエラーが挿入され、回路（ＣＲＣ）を介してこれらのエラーが検出される。したがって、リンク（１０９０）およびコマンドＩｃｔ０３を介してポートをそれ自体に戻すようにループすることによって、エラー検出回路（ＣＲＣ）の正しい機能を検出することができる。第２Ｂ図に示すように二つのポート（１０ａ、１０ｃ）が接続され、これら二つのポートが集積回路（１ａ、１ｃ）を介してそれぞれのマイクロプロセッサ（１１ａ、１１ｃ）にリンクされているときには、正しいＣＲＣが記憶された６４ビット書込み要求を第一プロセッサ（１１ａ）から送信することからなる内部自己検査を実施することができる。プロセッサ（１１ａ）は、ポート（１０ａ）のエラー注入機構をプリセットし、故意に誤った制御文字（ＣＲＣ）をメッセージに挿入する。この文字は、ポート（１０ａ）から、第二プロセッサ（１１ｃ）にも接続されたスレーブ集積回路（１ｃ）のポート（１０ｃ）に伝送される。このポート（１０ｃ）は、受信したメッセージに挿入機構によって追加された誤りのあるＣＲＣに対応しない、受信したメッセージのＣＲＣを計算することによってデータエラーを検出する。このエラーの検出により、送信回路（１ａ）への割込みメッセージの送信が発生し、これがプロセッサ（１１ａ）で受信される。このプロセッサ（１１ａ）は、伝送されたデータから計算した値ＣＲＣを第二ポート（１０ｃ）の回路中で読み取り、記憶した値ＣＲＣが受信した値ＣＲＣと一致することを検証することによって回路ＣＲＣが正しく機能しているかどうかを判定する。このようにして、集積回路の入出力ポート中のこれらの簡単に使用できる機構により、エラーの検出、および高速直列リンク中の入出力ポート回路の正しい機能の検証が可能になり、これによりエラー率が非常に低い場合でもエラーの訂正が保証されることを理解されたい。正確なエラーの検出は、エラー検出割込みを生成した文字を履歴バッファから読み取ることによって達成される。このエラーの発生は、プロセッサへの通信リンクの割込みも生成し、機械中でのエラーの伝搬を防止する。しかし、伝送における問題は、これがエラーまたはノイズのいずれかを含む可能性があることである。較正は正確なままである可能性があるが、エラーが発生して０を１に変化させる可能性があり、これはセル（１０９）で較正エラーと解釈されることになる。これは、上述の二つの装置ＥＭＡとＥＭＣの間で確立された直列通信を初期化または再初期化する手続きを実施することを必要とする。これら二つの装置では、そのうちの一方、例えばＥＭＡおよびそのプロセッサ（１１ａ）がマスタとして働き、もう一方、装置ＥＭＣの直列リンク制御装置ＳＬＣがスレーブとして働くことになる。各直列リンクポートは下記の三つの状態のいずれかをとる可能性がある。非整合、初期化作動可能動作可能。非整合状態は、パワーアップ後、または故障後に直列リンクがとる状態である。初期化作動可能状態は、直列リンクを較正する二つのポートが初期化された状態、すなわちこれらのポートを組み込むカードを初期化した後の状態である。動作可能状態は、直列リンクが各方向に有効であり、空（アイドル）文字の連続フローが送信されるが、データは伝送されない状態である。この動作可能状態では、受信クロッッが動作中である。ポートを初期化するステップは下記のように行われる。レジスタＩ−Ｃｏｎｔｒｏ１０７．２に値１¹をロードすることによってポートを再初期化し、これによって回路（１０９）の受信クロック論理ＣＫＲを分離し、伝送クロック論理ＣＫＴを再初期化し、直列リンク（１２０、１２１）をゼロにリセットする。これは、ａ．約２４００伝送クロックサイクル（ＣＫＴ）後に直列化システムを較正する一連の空（アイドル）文字を送信することによってセル（１０９）を再初期化するマスタカードＥＭＡのマイクロプロセッサ（１１ａ）によって、ｂ１．カードＥＭＡのマイクロプロセッサ（１１ａ）が回路ＳＬＣ（１０ａ）を切断し、バスＣ２ＬＢを介してデータを送信せず、ｂ２．カードＥＭＡの集積回路（１ａ）がエラーのある直列リンクを非活動化し、次いでエラーのある直列リンクを介してノイズを有することもある０ボルトを送信し、ｂ３．カードＥＭＡの集積回路（１ａ）がそのトークンカウンタを、それがメッセージを送信することを防止するゼロにセットし、ｂ４．カードＥＭＡが回路ＳＬＣの全てのポインタを再初期化し、回路ＳＬＣがエラー状態を再初期化し、割込みが発生し、次いでｂ５．ＥＭＡが空文字／ニュートラル（アイドル）メッセージを伝送することにより実行される。一方、カードＥＭＣのプロセッサ（１１ｃ）は、クロックの較正を不可能にするノイズを回線を介して受信するなどの理由によって較正が機能しなかったときに、セル（１０９）の再較正の周期的再試行を可能にする信号ＲＥＣＡＬを妥当性検査する動作ｃ’を加えた、同じ動作（ａ、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５）を含む、ポート（１０ｃ）を初期化する同様のステップを実行する。この時点で、マスタカードＥＭＡおよびスレーブカードＥＭＣの伝送回路は較正されている。スレーブカードＥＭＣは受信の較正について周期的に動作可能となる。直列リンクを介して信号は送信されない。カードＥＭＡはリンク初期化を待ち受ける（第３図に状態２ＲＤＹで示す）。ＥＭＣはアイドル状態であり、その受信回路を較正することができ、これは第３Ａ図の状態ＷＴＣＡＬに対応する。ポートを初期化するこれらのステップは、直列通信自体を初期化する手続きに続く。この手続きは、集積回路について次のステップを開始する（Ｓｔａｒｔｎｅｘｔ）順序を示すコマンドＩ−Ｃｏｎｔｒｏｌ０７：２＝１の送信に続く。直列リンクの初期化は、マスタカードＥＭＡのプロセッサ（１１ａ）が、第１Ｂ図の回路（１０９）の入力ＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ）をセットし、空（アイドル）文字の連続フローを伝送するステップｄ（第３Ｂ図）と、一定数の空文字を回線を介して受信した後で、スレーブカードＥＭＣのポート（１０ｃ）が、その受信クロックＣＫＲを較正し、その出力ＣＡＬを「１」にセットするステップｅ１と、スレーブ回路ＥＭＣの回路ＳＬＣがマイクロプロセッサ（１１ｃ）に割込みを送信し、ブロックＳＬＣ（１０ｃ）の受信回路が既に較正されていることから信号ＲＥＣＡＬを無効にするステップｅ２と、カードＥＭＣに接続されたプロセッサ（１１ｃ）が受信クロック論理ＣＫＲを再初期化し、その間に二つのダミーメッセージが、スレーブカードの回路（１０ｃ）の受信バッファＲＤＢＵＦにロードされるステップｅ３と、カードＥＭＣのマイクロプロセッサ（１１ｃ）が、入力ＯＥを値１にセットするコマンドを回路（１ｃ）および集積回路（１ｃ）のポートブロック（１０ｃ）に送信し、信号約３５００個程度の十分な長さの時間の間に一連の空文字を伝送するステップｆ１とを含む。次いでプロセス（第３Ｂ図）はステップｇ１に進行し、このステップで、空文字を受信した後で、マスタカードＥＭＡのポート（１０ａ）のクロックＣＫＲが較正され、較正信号ＣＡＬがレベル１にセットされる。マスタカードＥＭＡの回路（１ａ）のポート（１０ａ）は、ステップｇ２で、カードＥＭＡのマイクロプロセッサ（１１ａ）に割込みを送信し、これがステップｇ３で、ＥＭＡの受信ポートが既に較正されていることから信号ＲＥＣＡＬを無効にする。プロセスはステップｇ４に進み、このステップの間に、マスタカードＥＭＡは受信クロック論理ＣＫＲを再初期化し、二つのダミーメッセージをカードＥＭＡの回路（１０ａ）の受信バッファＲＣＢＵＦにロードする。プロセスはステップｈ１に進み、このステップの間に、第３ａ図のフローチャートのステップ５に示すように、マスタカードＥＭＡのマイクロプロセッサ（１１ａ）はバスＬ２Ｃを回路ＳＬＣに接続する。マイクロプロセッサ（１１ａ）は、ステップｈ２でダミーメッセージを読み取り、二つのトークンをカードＥＭＣのポートに送信する。これらのトークンは、ポート（１０ａ）のバッファＲＤＢＵＦに記憶された二つのダミーメッセージを読み取る動作によって生成される。プロセスはステップｉ１に進み、スレーブカードＥＭＣの回路（１０ｃ）は二つのトークンを受信し、次いでステップｉ２で、回路ＥＭＣはマイクロプロセッサ（１０ｃ）に割込み（ＩＴ１）を送信する。プロセスはステップｊ１に進み、このステップの間に、第３Ａ図のフローチャートのステップ７およびステップ８に示すように、スレーブカードＥＭＣのマイクロプロセッサはバスＬ２ＣおよびＣ２Ｌを接続する。次いでカードＥＭＣは、ステップｊ２でダミーメッセージを読み取り、ステップｊ３で二つのトークンをカードＥＭＡに送信する。これらのトークンは二つのダミーメッセージを読み取ることによって生成される。マイクロプロセッサ（１１ｃ）は、ステップｊ４で、スレーブカードＥＭＣの回路（１０ｃ）の状態を動作可能状態にセットする。二つのトークンはそのトークンカウンタに記憶され、そのたびにこれらは伝送線の状態およびいずれのバッファが利用可能であるかを集積回路と接続するプロセッサに知らせる。プロセスはさらにステップｋ１に進み、このステップの間にカードＥＭＡはそのトークンカウンタ中の二つのトークンを受信し、ステップｋ２で、このカードはマスタ機のマイクロプロセッサ（１１ａ）に割込みＩＴ１を送信し、次いでステップｋ３で、マイクロプロセッサは、マスタカードＥＭＡの回路（１０ａ）の状態を動作可能状態にセットする。最後に、伝送クロックＣＫＴの１５０００サイクルの後で、マイクロプロセッサがステップｋ２で割込みＩＴ１を受信していない場合には、このことからマイクロプロセッサは、直列リンクの自動初期化が失敗したものと推定する。ポート初期化状態ユニット（１０２３）は、３ビット状態レジスタＩ−Ｃｏｎｔｒｏｌ０６：３を含み、その中の三つのビットで表現することができる値のうち六個は、第一の値である場合には、ポートＳＬＣがＬ２ＣＢから切断されること、第二の値である場合には、フロー制御トークンカウンタがゼロにセットされること、第三の値である場合には、直列リンクセル（１０９）が再初期化されており、その出力ＯＥが無効になっていること、第四の値である場合には、周期的再較正がスレーブカードＥＭＣのその他のポートで妥当性検査されていること、第五の値である場合には、受信クロック論理ＣＫＲが伝送クロック論理ＣＫＴから分離されており、受信クロックが正しく機能していないときに、直列リンク制御回路（１０ａ）のその他の部分と干渉しないようになっていること、第六の値である場合には、伝送クロック論理および全てのバッファポインタの再初期化、状態エラー、ならびに割込みが発生することを表すものである。このように、この初期化プロセスでは、集積回路およびマイクロプロセッサのレベルでの単純な機構の結果として、確実にリンクを正しく確立することができる。リンクを初期化するレベルでは、信号ＣＡＬが０に等しいときに較正エラーをエラーとして検出することができる。別のエラー検出源はトークンの値であり、これは直列リンクの各末端で、バッファ０のトークン０とバッファ１のトークン１の間で交番しなければならない。そうでない場合には、問題があることが分かる。別のエラー源は、例えばフレームの先頭に知られていない、または予期しない文字がある場合、あるいはフレームの末端が存在しない場合に、フレーム制御文字によって検出することができる。最後に、最後のエラー原因は、第３Ｄ図に示すように、制御文字ＣＲＣ中で検出されるエラーである。較正の損失または直列通信中の致命的エラーによって割込みＩＴ２が生成され、下記の処理機構が実行される。いずれかのポート（１０ａ、１０ｃ）における較正の損失、またはリンクを再初期化するコマンドが、接続するマイクロプロセッサで検出されると、マスタカードＥＭＡまたはスレーブカードＥＭＣのポートのいずれかで下記の機構がトリガされる。第一のステップａ”は、受信クロック論理を分離するステップである。この場合には、状況はマスタカードＥＭＣについてのステップａ、またはスレーブカードＥＭＣについてのａ’と同様であり、これは、較正の損失または致命的エラーを検出したカードについて、信号ＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ）が非活動化され、遠隔の各受信回路ＥＭＣまたはＥＭＡにデータが伝送されないことを意味する。データが伝送されないので、遠隔の受信機自体も較正の損失を検出し、そのマイクロプロセッサは対称手続きを開始し、やはり受信クロック論理を分離する。この状態から、マスタおよびスレーブ回路の二つのポートは同じ位置にあり、ともに下記に要約する手続きに従って再初期化されなければならない。スレーブカードＥＭＣの受信ポートを較正し、マイクロプロセッサ（１１ｃ）に割込みを送信し、マスタカードＥＭＡの受信ポートを較正し、マスタマイクロプロセッサ（１１ａ）に割込みを送信し、二つのダミーメッセージを読み取る。二つのフロー制御文字を受信すると、スレーブカードＥＭＣの受信ポートは、そのマイクロプロセッサ（１１ｃ）に割込みを送信し、二つのダミーメッセージを読み取る。マスタカードのポートは、二つのフロー制御文字を受信すると、そのマイクロプロセッサ（１１ａ）に割込みを送信する。このようにして、この単純な機構によってリンクが動作可能状態に置かれることが保証されるが、較正の損失によって直列リンクを介した不良受信が生じる場合には、このシステムが、リンクの他端に位置するポートにこのエラーを伝搬し、通常通り初期化手続きを再開することが分かる。当業者の能力の範囲内のその他の変更形態も、本発明の趣旨の一部である。

【手続補正書】【提出日】平成１０年１１月６日（１９９８．１１．６）【補正内容】明細書１．発明の名称並列／直列ポートを含む二つの集積回路の間の直列リンクを初期化する方法およびこの方法を実施する装置２．特許請求の範囲（１）初期化された入出力ポートを含む二つの集積回路の間の直列リンクを初期化する方法であって、前記入出力ポートは各集積回路に結合しており、且つ並列バスと直列リンクとの間に接続されており、前記入出力ポートは、周波数の異なる二つのクロック、すなわち直列リンク用の第一の高周波数伝送クロックＣＫＴ／ＣＫＲと並列バスから到着する信号用の第二の低周波数クロックの異なる周波数の二つのクロックを使用し、該方法は、低周波数クロック論理を分離しながら、各ポートを再初期化するステップと、伝送クロック論理（ＣＫＴ）を再初期化するステップと、二つのポートの間の直列リンクをリセットするステップとを含む直列リンクの初期化方法。（２）ポートを再初期化するステップが、再初期化すべきポートに接続するマイクロプロセッサを用いて、一連のニュートラルメッセージを送るステップと、受信遅延線（ＬＬＲ）を前記メッセージに較正するステップと、該ニュートラルメッセージから受信クロック信号（ＣＫＲ）を抽出するステップと、受信クロックが較正されたことを示す較正信号（ＣＡＬ）を送るステップとを含む請求項１に記載の方法。（３）ポートにリンクする並列バスにデータか送信されないように、集積回路に接続しているマイクロプロセッサの該並列ポートを切り離すステップと、集積回路の直列出力を非活動化し、且つ０ボルト信号を送るステップと、メッセージの送信を回避するために、集積回路のトークンカウンタをゼロにセットし、該カウンタの全てのポインタを再初期化する請求項１に記載の方法。（４）前記各ステップが、直列リンクによって接続された各回路の各ポートで繰り返される請求項２に記載の方法。（５）ポートを初期化するステップの後に、直列通信を初期化するステップが続く請求項４に記載の方法。（６）直列通信を初期化するステップが、マスタ／スレーブリンクを確立するステップと、スレーブ／マスタリンクを確立するステップと、並列バスをマスタ回路のポートに接続するステップと、並列バスをスレーブ回路のポートに接続するステップとを含む請求項５に記載の方法。（７）マスタ／スレーブリンクを確立するステップが、マスタ回路のカードのマイクロプロセッサが、空文字の連続フローを伝送するためにポートの入力信号ＯＥを値１にセットするステップと、スレーブ回路のポートの受信クロックを較正するステップと、スレーブ回路と接続するマイクロプロセッサに割込みを送信するステップと、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信するステップと、スレーブ回路のポートの入力信号ＯＥを値１にセットするステップと、スレーブポートの周期的サンプリング信号によって決定された十分な長さの時間の間にニュートラルメッセージ／空文字を伝送するステップとを含む請求項６に記載の方法。（８）スレーブ／マスタリンクを確立するステップが、マスタ回路のポートの受信クロックを較正し、このポートの較正信号を値１にセットするステップと、マスタ回路と接続するマイクロプロセッサに割込みを送信するステップと、マスタ回路の受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードするステップとを含む請求項６に記載の方法。（９）並列バスをポートに接続するステップが、マスタ回路と接続するマイクロプロセッサが、その並列バスをマスタ回路のポートに接続させるステップと、以前に送信されたダミーメッセージを読み取り、スレーブ回路のボートに二つのトークンを送信するステップと、スレーブ回路により二つのトークンを受信するステップと、マスタ回路が、接続するマイクロプロセッサに割込みを送信するステップと、接続するマイクロプロセッサの並列バスをスレーブ回路に接続するステップと、ダミーメッセージを読み取るステップと、二つのトークンをマスタ回路に送信するステップとを含む請求項６に記載の方法。（１０）トークンが、マスタポートおよびスレーブポートのバッファにそれぞれ記憶されたダミーメッセージを読み取る動作によって生成される請求項９に記載の方法。（１１）いずれかのポートにおける較正の喪失またはリンクの再初期化のためのコマンドを検出した時に、直列リンクが、受信クロック論理を分離するステップと、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号ＯＥを非活動化するステップと、遠隔の受信回路のポートが較正の損失を検出するステップと、該回路の受信クロック論理を分離する手続きを開始するステップとをトリガする請求項１に記載の方法。（１２）二つの集積回路の間の直列リンクを初期化する方法を実施するための装置であって、並列バスと直列リンクとの間に接続された各集積回路に結合する初期化された入出力ポートを有しており、該入出力ポートは周波数の異なる二つのクロック、即ち、直列リンクに関連する第一の高周波数送信／受信クロック（ＣＫＴ、ＣＫＲ）と、並列バスから到着する信号用の第二の低周波数システムクロック（ＣＫＳ）、即ち低周波数クロックとを使用し、該装置は、受信クロック論理を分離しながら、各ポートを再初期化する手段と、伝送クロック論理を再初期化する手段と、二つのポートの間の直列リンクをゼロにリセットする手段とを含む装置。（１３）各ポートを初期化する手段は、ポートに接続するマイクロプロセッサが、受信遅延線がニュートラルメッセージに較正され、またこれらから受信クロック信号を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す較正信号を送信することを許可することを特徴とする請求項１２に記載の装置。（１４）ポートにリンクする並列バスにデータが送信されないように、集積回路に接続するマイクロプロセッサが該ポートを切り離すことを許可する手段と、集積回路が該集積回路の出力を非活動化し、０ボルト信号を送信することを許可する手段と、メッセージの送信を回避し、その全てのポインタを再初期化するために、集積回路が該集積回路のトークンカウンタをゼロにセットすることを許可する手段とを含む請求項１２に記載の装置。（１５）各ステップを、直列リンクによって接続された各回路の各ポートで繰り返すための手段を含む請求項１３に記載の装置。（１６）直列通信を初期化するステップによるポート初期化を続行する手段を含む請求項１５に記載の装置。（１７）マスタ／スレーブリンクを確立する手段と、スレーブ／マスタリンクを確立する手段と、並列バスをマスタ回路のポートに接続する手段と、並列バスをスレーブ回路のポートに接続する手段とを含む請求項１６に記載の装置。（１８）マスタ回路のカードのマイクロプロセッサが、空文字の連続フローを伝送することを可能にするためにポートの入力を所定値にセットすることを許可する手段と、スレーブ回路のポートの受信クロックを較正する手段と、スレーブ回路と接続するマイクロプロセッサに割込みを送信する手段と、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信する手段と、スレーブ回路のポートの入力を値１にセットする手段と、十分な長さの時間の間に空文字を伝送し、スレーブポートの周期的再較正信号を妥当性検査する手段とを含む請求項１７に記載の装置。（１９）マスタ回路のポートの受信クロックを較正し、該マスタ回路の較正信号を値１にセットする手段と、このマスタ回路と接続するマイクロプロセッサに割込みを送信する手段と、このマスタ回路のポートの受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードする手段とを含む請求項１６に記載の装置。（２０）マスタ回路と接続するマイクロプロセッサが、並列バスをマスタ回路のポートに接続する手段と、以前に送信されたダミーメッセージを受け取り、スレーブ回路のポートに二つのトークンを送信する手段と、スレーブ回路により二つのトークンを受信するための手段と、マスタ回路により接続するマイクロプロセッサに割込みを送信するための手段と、接続するマイクロプロセッサの並列バスをスレーブ回路に接続する手段と、ダミーメッセージを読み取る手段と、二つのトークンをマスタ回路に送信する手段とを含む請求項１６に記載の装置。（２１）マスタポートおよびスレーブポートのバッファにそれぞれ記憶されたダミーメッセージを読み取る動作を介してトークンを生成する手段を有する請求項２０に記載の装置。（２２）いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドを検出する手段を有し、該手段は、受信クロック論理を分離する手段と、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号を非活動化する手段と、遠隔の受信回路のポートにより較正の損失を検出するための手段と、この回路の受信クロック論理を分離する手続きを開始する手段とをトリガする請求項１８に記載の装置。３．発明の詳細な説明発明の背景発明の分野本発明は、初期化された並列／直列および直列／並列ポートを含む二つの集積回路の間の直列リンクを初期化する方法、ならびにこの方法を実施することのできる装置に関する。発明の構成第１Ａ、１Ｂ、２Ａ及び２Ｂ図に示すように、本発明装置は、二つの同一の回路（１）、主メモリ（１２ａ）、及び共有拡張メモリ（１２ｃ）を含む情報処理システムに使用される。第一の回路はマスタであり、第二の回路はスレーブであり、各回路は少なくとも一つの並列／直列ポートを含む。各集積回路の全てのポート（１０）は同一である。本発明の第一の目的は、周波数の異なる二つのクロック、すなわち送受信クロックＣＫＴ／ＣＫＲと呼ばれる、直列リンクのための第一の高周波数クロック、およびシステムの並列バスから到着する信号のための第二の低周波数クロック（ＣＫＳ）を使用する入出力ポートを並列１バスと直列リンクの間に含む二つの集積回路の間の直列リンクを初期化する方法であって、受信クロック論理の分離をともなうポートを再初期化するステップと、伝送クロック論理（ＣＫＴ）（並列／直列）を再初期化するステップと、二つのポートの間の直列リンクをゼロにリセットするステップとを含むことを特徴とする方法によって達成される。別の特徴によれば、ポートを再初期化するステップは、再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線（ＬＬＲ）がニュートラルメッセージに較正され、またそれらから受信クロック信号（ＣＫＲ）を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号（ＣＡＬ）を送信するステップを含む。別の特徴によれば、集積回路と接続するマイクロプロセッサか並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信せず、集積回路は、その各直列出力を非活動化し、ノイズが混合することもある０ボルト信号を送信し、集積回路は、そのトークンカウンタをゼロにセットしてメッセージの送信を回避し、その全てのポインタを再初期化する。別の特徴によれば、前述の各ステップは、直列リンクによって接続された各回路の各ポートで繰り返される。別の特徴によれば、ポートを初期化するステップの後に、直列通信（ＭＭ）を初期化するステップが続く。別の特徴によれば、この直列通信を初期化するステップは、マスタ／スレーブリンクを確立するステップと、スレーブ／マスタリンクを確立するステップと、並列バスをマスタ回路のポートに接続するステップと、並列バスをスレーブ回路のポートに接続するステップとを含む。別の特徴によれば、マスタ／スレーブリンクを確立するステップは、マスタ回路のカードのプロセッサが、空文字の連続フローを伝送するためにポートの入力（ＯＥ）を値１にセットするステップと、スレーブ回路のポートの受信クロック（ＣＫＲ）を較正するステップと、スレーブ回路と接続するマイクロプロセッサに割込みを送信するステップと、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信するステップと、スレーブ回路のポートの入力（ＯＥ）を値１にセットするステップと、スレーブポートの周期的サンプリング信号によって決定された十分な長さの時間の間に空文字を伝送するステップとを含む。別の特徴によれば、スレーブ／マスタリンクを確立するステップは、マスタ回路のポートの受信クロック（ＣＫＲ）を較正し、このポートの較正信号を値１にセットするステップと、このマスタ回路と接続するマイクロプロセッサに割込みを送信するステップと、このマスタ回路のポートの受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードするステップとを含む。別の特徴によれば、並列バスをポートに接続するステップは、マスタ回路と接続するマイクロプロセッサがその並列バスをマスタ回路のポートに接続するステップと、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信するステップと、スレーブ回路により二つのトークンを受信するステップと、マスタ回路に接続するマイクロプロセッサに割込みを送信するステップと、接続するマイクロプロセッサの並列バスをスレーブ回路に接続するステップと、ダミーメッセージを読み取るステップと、二つのトークンをマスタ回路に送信するステップとを含む。別の特徴によれば、トークンは、マスタポートおよびスレーブポートのバッファ（ＲＣＢＵＦ）にそれぞれ記憶されたダミーメッセージを読み取る動作によって生成される。別の特徴によれば、いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドの検出は、受信クロック論理を分離するステップと、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号ＯＥを非活動化するステップと、遠隔の受信回路のポートにより較正の損失を検出するステップと、この回路の受信クロック論理を分離する手続きを開始するステップとをトリガする。本発明のもう一つの目的は、この方法を実施することのできる装置である。この第二の目的は、周波数の異なる二つのクロック、すなわち送受信クロックと呼ばれる、直列リンクのための第一の高周波数クロックと、システムクロックまたは低周波数クロックと呼ばれる、並列バスから到着する信号のための第二の低周波数クロックとを使用する入出力ポートを並列バスと直列リンクとの間に含む二つの集積回路の間の直列リンクを初期化する方法を実施することのできる装置であって、受信クロック論理の分離をともなうポートを再初期化する手段と、伝送クロック論理を再初期化する手段と、二つのポートの間の直列リンクをゼロにリセットする手段とを含むことを特徴とする装置によって達成される。別の特徴によれば、この装置は、再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線がニュートラルメッセージに較正され、またそれらから受信クロック信号を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号を送信することを可能にする手段を含む。別の特徴によれば、この装置は、集積回路と接続するマイクロプロセッサが、並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信しないことを可能にする手段と、集積回路がその出力を非活動化し、ノイズが混合することもある０ボルト信号を送信することを可能にする手段と、集積回路がそのトークンカウンタをゼロにセットして、メッセージの送信を回避し、その全てのポインタを再初期化することを可能にする手段とを含む。別の特徴によれば、この装置は、この方法の各ステップを、直列リンクによって接続された各回路の各ポートで繰り返すことを可能にする手段を含む。別の特徴によれば、この装置は、ポートを初期化するステップの後に、直列通信を初期化するステップを続けることを可能にする手段を含む。別の特徴によれば、この装置は、マスタ／スレーブリンクを確立する手段と、スレーブ／マスタリンクを確立する手段と、並列バスをマスタ回路のポートに接続する手段と、並列バスをスレーブ回路のポートに接続する手段とを含む。別の特徴によれば、この装置は、マスタ回路のカードのプロセッサが、アイドル信号の連続フローを伝送することを可能にするためにポートの入力を所定値にセットする手段と、スレーブ回路のポートの受信クロックを較正する手段と、スレーブ回路と接続するマイクロプロセッサに割込みを送信する手段と、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信する手段と、スレーブ回路のポートの入力を値１にセットする手段と、十分な長さの時間の間に空文字を伝送し、スレーブポートの周期的再較正信号を妥当性検査する手段とを含む。別の特徴によれば、この装置は、マスタ回路のポートの伝送クロックを較正し、このポートの較正信号をレベル１にセットする手段と、このマスタ回路と接続するマイクロプロセッサに割込みを送信する手段と、このマスタ回路のポートの受信クロック論理を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードする手段とを含む。別の特徴によれば、この装置は、マスタ回路と接続するマイクロプロセッサがその並列バスをマスタ回路のポートに接続するための手段と、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信する手段と、スレーブ回路により二つのトークンを受信するための手段と、マスタ回路に接続するマイクロプロセッサに割込みを送信するための手段と、接続するマイクロプロセッサの並列バスをスレーブ回路に接続する手段と、ダミーメッセージを読み取る手段と、二つのトークンをマスタ回路に送信する手段とを含む。別の特徴によれば、これらの手段は、マスタポートおよびスレーブポートのバッファにそれぞれ記憶されたダミーメッセージを読み取る動作を介してトークンを生成する。別の特徴によれば、いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドの検出をする手段は、受信クロック論理を分離する手段と、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号を非活動化する手段と、遠隔の受信回路のポートが較正の損失を検出するための手段と、この回路の受信クロック論理を分離する手続きを開始する手段とをトリガする。本発明の非限定的な実施形態を例示する添付の図面と関連して与えた下記の説明を読めば、本発明のその他の特徴および利点がさらに明らかになるであろう。好ましい実施形態の説明第１Ａ図に示す、直列リンクの制御ブロックＳＬＣ（Ｓｅｒｉａ１ＬｉｎｋＣｏｎｔｒｏｌ）と呼ばれるポート１０₀は、例えば第２Ａ図に示すタイプの集積回路に組み込まれる。この集積回路（１）は、例えば３３ＭＨｚのシステム周波数で入力（６）用のＬ２ＣＢおよび出力（７）用のＣ２ＬＢの二つの並列７２ビットデータバスと通信する、第１図のポートと同じタイプの複数のポート１０₀、１０₁、１０₂、１０₃を含む。これらの並列バスは、マイクロプロセッサインタフェース回路（３）については６４ビットバス（３０）を介してマイクロプロセッサ（１１）とのインタフェースをとる機能を実行し、ムーバ回路（４）については集積回路がデータタイプカードに組み込まれているときにはその移動機能（ＭＯＶＥＲ）を実行し、スレーブ回路（５）についてはメモリ制御機能（ＳｌａｖｅＣｏｎｔｒｏｌ）を実行する論理回路と通信する。これらの回路（３、４、５）は、二つの７２ビットデータバスＭ２ＣＢ（９）、Ｃ２ＭＢ（８）を介して、主メモリＭＭＵ（第２Ｂ図の１２ａ）または第２Ｂ図に示す拡張メモリＥＭＵ（１２ｃ）のいずれかから出る３６ビットバスとの通信を可能にする二つの入出力インタフェースＩＯＢＸ２⁰、２¹とも通信する。制御バスＣＰＢにより、集積回路（１）と通信するマイクロプロセッサ（１１）は、集積回路中に存在する様々な回路（３、４、５、２、１０）の制御および状態レジスタにアクセスすることができる。この集積回路（１）は、主メモリ（１２ａ）、および複数のシステムが共有することのできる拡張メモリ（１２ｃ）を含む情報処理システム又はマシン中で使用される。本発明による第一のマスタ集積回路（１ａ）は、バス（３０）を介して第一プロセッサ（１１ａ）と通信し、インタフェースＩＯＢＸを介してメモリ（１２ａ）と通信するが、第二のスレーブ集積回路（１ｃ）は、一方では第一のマスタ回路（１ａ）と通信し、他方ではバス（３０ｃ）を介して第二プロセッサ（１１ｃ）と、また拡張メモリ（１２ｃ）と通信する。回路（１ａ）中の並列／直列伝送および直列／並列受信のためのポート（１０ａ）は、伝送部分として、伝送バスＣ２ＬＢに接続された一対の８×７２ビットデータバッファＴＤＢＵＦを含む。第１Ａ図に示すように、マルチプレクサ（１０３）により、二つのバッファＴＤＢＵＦ、またはヘッダを含む制御信号のバッファＴＣＢＵＦのいずれかを選択することが可能になる。マルチプレクサ（１０３）を出る情報は、伝送すべき文字を構成する一連の九つの直列ビットを生成する逆アセンブリ回路（１０５）を介して送信される。この逆アセンブリ回路（１０５）は、巡回冗長検査文字ＣＲＣ（１０６_γ）を生成する回路にも接続される。第二マルチプレクサ（１０７）により、検査ビットを９ビットバイトから形成された通常文字と関連づけ、これに開始ビットおよび停止ビットを加えて１２ビットにすることで伝送された情報を９／１２コード化することができるエンコーダ（１０８_γ）に伝送される信号を選択することが可能になる。９／１２コード化は、直列リンクを介して伝送された信号がいかなる直流成分も含まない（直流平衡）ように実行される。マルチプレクサ（１０７）は、トークンを表す各ビットが関連するバッファの可用性を示す少なくとも一つの２ビットトークンカウンタを含む直列リンクの伝送状態ユニット（１０２１_γ）から送出された信号を受信する。マルチプレクサ（１０７）は、置換状態ユニット（１０２２_γ）から発行された信号、およびポート初期化状態ユニット（１０２３_γ）から送出された信号を受信する。エンコーダ（１０８_γ）からの出力は、例えば毎秒１ギガビットの速度で信号を送信する直列リンク（１２０）を構成する出力を有するシリアライザ回路（１０９_γ）にリンクされる。シリアライザは、直列ループリンク（１０９０）によってポート（１００）の受信回路の直並列変換器（１０９_R）に接続される。この直列ループリンク（１０９０）は、直並列変換器（１０９_R）中で信号（Ｉｃｔ０３）によって妥当性検査される。第１ｂ図に示す直列化（１０９_T）／非直列化（１０９_R）のための各セル（１０９）は三つの入力を有し、第一の入力は、集積回路（１）のその他の部分から出力される伝送クロック信号ＣＫＴによって構成される。第二の入力は、第２ｂ図に示すように、集積回路（１）と接続するマイクロプロセッサ（１１ａ）から集積回路（１）の制御バス（図示せず）を介して集積回路（１）に送信される全体リセット信号ＲＳＴＧによって構成される。第三の入力は、そのセルについての受信クロックの較正を再開する信号ＲＥＣＡＬによって構成される。このセル（１０９）は、一本の送信遅延線（ＬＲＥ）および一本の受信遅延線（ＬＲＲ）の、二本の遅延線を含む。セル（１０９）は、第一受信クロック信号ＣＫＲ、および受信クロック信号（ＣＫＲ）の較正を示す第二信号ＣＡＬの、二つの信号を生成する。信号ＯＥは、出力を有効化するための出力イネーブル信号を表す。回路の遅延線（ＬＲＥ、ＬＲＲ）は、遅延線（それぞれＬＲＥ、ＬＲＲ）を変化させる６ビットの１および６ビットの０から構成されるアイドル信号（ニュートラルメッセージ／空文字）を受信線が受信したときに、クロック（それぞれＣＫＴ、ＣＫＲ）を較正するためにこの回路で使用される。このようにして、伝送クロック（ＣＫＴ）は、８３メガヘルツの周波数すなわち１２ビット文字を送信する周波数に相当する１２ナノ秒の値に調節され、１２ビット伝送線中で受信される情報の正しいサンプリングが可能となる。受信遅延線（ＬＲＲ）により、この遅延線を変動させることによって受信クロックＣＫＲを８３ＭＨｚ（１０００／１２）に較正することが可能になる。遅延線の変動はＤＬＬ（ＤｅｌａｙＬｏｃｋＬｏｏｐ）機構によって達成され、これは較正を可能にし、受信および伝送された信号のわずかな変化にこの較正を適合させることを可能にする。受信クロックが適切にアイドル信号（ニュートラルメッセージ／空文字）に較正されているときには、セルは出力（ＣＡＬ）を活動レベルまで上昇させる。マルチプレクサ（１０７）は、伝送状態ユニットからも信号を受信する。各伝送バッファは、Ｉｓｔａｔｕｓ０：６、Ｉｓｔｒｗ０：３を受信し、信号Ｉｎｒｄｙを送信する伝送バッファ管理状態ユニット（１０１_γ）によって制御される。直並列変換器（１０９_R）は、伝送回路のエンコーダ（１０８_γ）と同じ原理で動作するデコーダ（１０８_R）に接続される。受信回路のこのデコーダは、各データの９ビットを、直列に受信したデータを８×７２ビットのワードに変形するデータアセンブリ回路（１０４）に送信し、これらのワードが８３ＭＨｚの周波数で動作する一対のデータ受信バッファ（ＲＤＢＵＦ）にロードされる。このデータ受信バッファ（ＲＤＢＵＦ）の対は、受信バッファ管理ユニット（１０１_R ）によって制御され、メッセージのヘッダを含む一対の受信制御バッファ（ＲＣＢＵＦ）と接続している。受信回路のデコーダ（１０８_R）からの出力は、比較のための巡回冗長検査文字ＣＲＣ（１０６_γ）を生成するメッセージ検証コード回路に分岐する。ＣＲＣ_N+1は、９データビットを受信するたびに、第５図に示す巡回置換アルゴリズムを使用して、第５図に示す数式に従って、受信したデータＤ_iおよび以前のＣＲＣ_Nのビットの値Ｒ_fから計算した値Ｘ_iについて、１６ビットのＣＲＣを計算することによって更新される。このデコーダ（１０８_R）から伝送される情報は、履歴バッファ（１０２２_R）となる状態ユニット、受信ポート（１０２１_R）の状態ユニット、およびそのポートの初期化状態ユニット（１０２３_R）にも伝送される。受信バッファ管理状態ユニット（１０１_R）は、三つの信号（Ｃｏｎｎｅｃｔ、Ｏｕｔｒｄｙ、ｓｔａｔｕｓ０：１０）を送信し、情報（Ｉｓｔｒｒ０：３）を入力として三本の回線を介して受信する。信号（Ｏｕｔｒｄｙ）は出力が作動可能であることを示し、この信号は、読取られるべき完全なメッセージが存在することを示す。信号ｓｔａｔｕｓは、出力の状態、すなわちそれらが割込みであるか否か、それらが目に見えない動作であるか否か、メモリアクセスであるかレジスタアクセスであるか、ローカルであるか遠隔であるか、ＩＳＣＯＮであるか非ＩＳＣＯＮであるか、それらのソースがマイクロプロセッサ、ムーバ（ＭＯＶＥＲ）、またはスレーブ（ＳＬＡＶＥ）のいずれであるか、それらが遅延応答であるか否か、これが最後のメッセージであるか否か、データエラーが存在するか否か、外部メモリアクセスが存在するか否か、およびこれが重要でないメッセージであるか否かを示す。出力Ｃｏｎｎｅｃｔは、この出力が非活動化されたときにポートＳＬＣ（１０⁰）が切断されることを示す。入力Ｉｓｔｒｒは、ＦＩＦＯ順序での受信ポートの読取りを可能にし、メッセージの最後のダブルワードを読み取るコマンドは、これによって空きとなるバッファと関連するフロー制御文字（トークン）の生成を引き起こす。このフロー制御文字は、受信バッファ管理状態ユニット（１０１_R）から伝送管理状態ユニット（１０２１_γ）に伝送され、これを介してマルチプレクサ（１０７）に伝送され、この情報は、その受信バッファＲＤＢＵＦがちようど読み取られた直列リンクで受信ポート（１０９_R）と接続するカード（１ｃ）の入力ポート（１０ｃ）に伝送される。伝送バッファ管理状態ユニット（１０１_γ）は、二つの入力ＩｓｔａｔｕｓおよびＩｓｔｒｗ、ならびに一つの出力Ｉｎｒｄｙを含む。この出力Ｉｎｒｄｙは、書込まれるべき空きの伝送バッファＴＤＢＵＦが存在することを示す。回線Ｉｓｔａｔｕｓにより、書き込まれるメッセージのタイプを指定し、最初の二つの状態ビットの値の関数として指標００（それ以上使用されない）、０１（データのみ）、１０（ヘッダ）、１１（ヘッダおよびデータ）を決定することができる。第三ビットＩｓｔａｔｕｓは、これが最後のメツセージであるか否かを示す。第四ビットは、データエラーが存在するか否かを示し、第五ビットは、メモリへの外部アクセスが存在するか否かを示す。最後に、信号Ｉｓｔｒｗは、ＦＩＦＯ順序での伝送バッファへ（ＴＤＢＵＦ）の書込みを可能にする。メッセージの最後のダブルワードを書き込む信号Ｉｓｔｒｗは、（例えばポート１０ｃの）遠隔の受信バッファ（ＲＤＢＵＦ）が直列リンク（１２０）に接続された受信ポート（１０９_R）によって空きであると宣言されると直ちに、メッセージの書込みを初期化する。履歴バッファ（Ｉ−ＨＢ）は１６個の入力を有し、直列リンクからデコーダ（１０８_R）を介して来る最後の１６個の文字、または空文字を除く最後の１６個の制御文字のいずれかを含む。直列リンクでエラーが発生すると、特定のコマンドによって履歴バッファ中の書込み動作は禁止され、バッファの読取りは、マイクロプロセッサ（１１）によって制御されたバッファの循環走査を可能にするポインタ（ＰＨＢ）によって達成される。履歴バッファの制御は、制御バスＣＰＢにリンクされた制御レジスタ（ＩＣＬ１）（第４Ｂ図）によって実行される。履歴バッファＩ−ＨＢは、制御バスＣＰＢを介してマイクロプロセッサ（１１ａ、１１ｃ）にアクセスすることができる。制御レジスタＩＣＬ１は、二つのフィルタ（Ｆ１、Ｆ２）に接続される。第一フィルタＦ１は、ＩＣＬ１によって活動化されているときには制御文字しか通さず、活動化されていないときには透明である。第二フィルタは、全ての非空文字を通す。置換状態ユニット（１０２２_γ）（第４Ａ図）は、八個の入力を有する置換バッファ（Ｉ−ｓｂ）を含み、その内容は、排他ＯＲ（１０２２１）中で七文字までの長さの文字の出力ストリーム（ｏ−ｓ）と結合される。置換は活動化シーケンスの最後の文字から開始される。伝送バッファＴＤＢＵＦの最後の有効文字に対応する出力ストリーム（ｏ−ｓ）の文字は、排他ＯＲゲート中で置換バッファ（Ｉ−ｓｂ）の最初の文字と結合される。置換しない動作では、置換バッファ（Ｉ−ｓｂ）の読取りポインタＰＬは、置換バッファ（Ｉ−ｓｂ）の最初の文字をアドレスする。空であるこの文字は、排他ＯＲ（１０２２１）中でストリーム（ｏ−ｓ）の文字と結合されたときにこれを修正せず、ストリーム（ｏ−ｓ）はマルチプレクサ（１０７）に伝送される。二つの入力を有する活動化バッファ（Ｉ−ｔｂ）は、その内容から、置換のバーストを開始するときを決定する。このバッファＩ−ｔｂは、他の入力から出力ストリーム（ｏ−ｓ）を受信するそれと接続する比較器（１０２２２）に、活動化シーケンスｔｃを送信する。この開始の瞬間は、活動化シーケンス（ｔｃ）が文字の出力ストリーム（ｏ−ｓ）と一致したときに与えられる。この場合には、比較器の出力（１０２２４）は、読取りポインタＰＬの増分器（１０２２３）を活動化し、バッファＩ−ｓｂの８文字の中の読取りポインタによってアドレスされた置換文字を、出力ストリームの新しい文字のそれぞれと同時に送信することを可能にする。この活動化バッファ（Ｉ−ｔｂ）は、比較に関係する、値００を有するときに置換を使用していないことを示す一片の情報（ｔｖ）を含む。この一片の情報（ｔｖ）が値１０を有する場合には、活動化シーケンスの長さは１に等しい。ｔｖが１１に等しいときには、活動化シーケンスの長さは二文字となる。この置換回路を第４Ａ図に示す。バスＣＰＢを介してマイクロプロセッサ（１１ａ、１１ｃ）からアクセス可能な書込みポインタＰＥにより、バスＣＰＢを介して置換バッファに置換文字をロードすることができる。このようにして、置換回路を介して所望の瞬間にエラーが挿入され、回路（ＣＲＣ）を介してこれらのエラーが検出される。したがって、リンク（１０９０）およびコマンドＩｃｔ０３を介してポートをそれ自体に戻すようにループすることによって、エラー検出回路（ＣＲＣ）の正しい機能を検出することができる。第２Ｂ図に示すように二つのポート（１０ａ、１０ｃ）が接続され、これら二つのポートが集積回路（１ａ、１ｃ）を介してそれぞれのマイクロプロセッサ（１１ａ、１１ｃ）にリンクされているときには、正しいＣＲＣが記憶された６４ビット書込み要求を第一プロセッサ（１１ａ）から送信することからなる内部自己検査を実施することができる。プロセッサ（１１ａ）は、ポート（１０ａ）のエラー注入機構をプリセットし、故意に誤った制御文字（ＣＲＣ）をメッセージに挿入する。この文字は、ポート（１０ａ）から、第二プロセッサ（１１ｃ）にも接続されたスレーブ集積回路（１ｃ）のポート（１０ｃ）に伝送される。このポート（１０ｃ）は、受信したメッセージに挿入機構によって追加された誤りのあるＣＲＣに対応しない、受信したメッセージのＣＲＣを計算することによってデータエラーを検出する。このエラーの検出により、送信回路（１ａ）への割込みメッセージの送信が発生し、これがプロセッサ（１１ａ）で受信される。このプロセッサ（１１ａ）は、伝送されたデータから計算した値ＣＲＣを第二ポート（１０ｃ）の回路中で読み取り、記憶した値ＣＲＣが受信した値ＣＲＣと一致することを検証することによって回路ＣＲＣが正しく機能しているかどうかを判定する。このようにして、集積回路の入出力ポート中のこれらの簡単に使用できる機構により、エラーの検出、および高速直列リンク中の入出力ポート回路の正しい機能の検証が可能になり、これによりエラー率が非常に低い場合でもエラーの訂正が保証されることを理解されたい。正確なエラーの検出は、エラー検出割込みを生成した文字を履歴バッファから読み取ることによって達成される。このエラーの発生は、プロセッサへの通信リンクの割込みも生成し、機械中でのエラーの伝搬を防止する。しかし、伝送における問題は、これがエラーまたはノイズのいずれかを含む可能性があることである。較正は正確なままである可能性があるが、エラーが発生して０を１に変化させる可能性があり、これはセル（１０９）で較正エラーと解釈されることになる。これは、以下の二つの装置ＥＭＡとＥＭＣの間で確立された直列通信を初期化または再初期化する手続きを実施することを必要とする。これら二つの装置では、そのうちの一方、例えばＥＭＡおよびそのプロセッサ（１１ａ）がマスタとして働き、もう一方、装置ＥＭＣの直列リンク制御装置ＳＬＣがスレーブとして働くことになる。各直列リンクボートは下記の三つの状態のいずれかをとる可能性がある。非整合、初期化動作可能動作可能。非整合状態は、パワーアップ後、または故障後に直列リンクがとる状態である。初期化作動可能状態は、直列リンクを較正する二つのポートが初期化された状態、すなわちこれらのポートを組み込むカードを初期化した後の状態である。動作可能状態は、直列リンクが各方向に有効であり、空（アイドル）文字の連続フローが送信されるが、データは伝送されない状態である。この動作可能状態では、受信クロックが動作中である。ポートを初期化するステップは下記のように行われる。レジスタＩ−Ｃｏｎｔｒｏｌ０７．２に値１¹をロードすることによってポートを再初期化し、これによって回路（１０９）の受信クロック論理ＣＫＲを分離し、伝送クロック論理ＣＫＴを再初期化し、直列リンク（１２０、１２１）をゼロにリセットする。これは、ａ．約２４００伝送クロックサイクル（ＣＫＴ）後に直列化システムを較正する一連の空（アイドル）文字を送信することによってセル（１０９）を再初期化するマスタカードＥＭＡのマイクロプロセッサ（１１ａ）によって、ｂ１．カードＥＭＡのマイクロプロセッサ（１１ａ）が回路ＳＬＣ（１０ａ）を切断し、バスＣ２ＬＢを介してデータを送信せず、ｂ２．カードＥＭＡの集積回路（１ａ）がエラーのある直列リンクを非活動化し、次いでエラーのある直列リンクを介してノイズを有することもある０ボルトを送信し、ｂ３．カードＥＭＡの集積回路（１ａ）がそのトークンカウンタを、それがメッセージを送信することを防止するゼロにセットし、ｂ４．カードＥＭＡが回路ＳＬＣの全てのポインタを再初期化し、回路ＳＬＣがエラー状態を再初期化し、割込みが発生し、次いでｂ５．ＥＭＡが空文字／ニュートラル（アイドル）メッセージを伝送することにより実行される。一方、カードＥＭＣのプロセッサ（１１ｃ）は、クロックの較正を不可能にするノイズを回線を介して受信するなどの理由によって較正が機能しなかったときに、セル（１０９）の再較正の周期的再試行を可能にする信号ＲＥＣＡＬを妥当性検査する動作ｃ’を加えた、同じ動作（ａ、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５）を含む、ポート（１０ｃ）を初期化する同様のステップを実行する。この時点で、マスタカードＥＭＡおよびスレーブカードＥＭＣの伝送回路は較正されている。スレーブカードＥＭＣは受信の較正について周期的に動作可能となる。直列リンクを介して信号は送信されない。カードＥＭＡはリンク初期化を待ち受ける（第３図に状態２ＲＤＹで示す）。ＥＭＣはアイドル状態であり、その受信回路を較正することができ、これは第３Ａ図の状態ＷＴＣＡＬに対応する。ポートを初期化するこれらのステップは、直列通信自体を初期化する手続きに続く。この手続きは、集積回路について次のステップを開始する（Ｓｔａｒｔｎｅｘｔ）順序を示すコマンドＩ−Ｃｏｎｔｒｏｌ０７：２＝１の送信に続く。直列リンクの初期化は、マスタカードＥＭＡのプロセッサ（１１ａ）が、第１Ｂ図の回路（１０９）の入力ＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ）をセットし、空（アイドル）文字の連続フローを伝送するステップｄ（第３Ａ及び３Ｂ図）と、一定数の空文字を回線を介して受信した後で、スレーブカードＥＭＣのポート（１０ｃ）が、その受信クロックＣＫＲを較正し、その出力ＣＡＬを「１」にセットするステップｅ１と、スレーブ回路ＥＭＣの回路ＳＬＣがマイクロプロセッサ（１１ｃ）に割込みを送信し、ブロックＳＬＣ（１０ｃ）の受信回路が既に較正されていることから信号ＲＥＣＡＬを無効にするステップｅ２と、カードＥＭＣに接続されたプロセッサ（１１ｃ）が受信クロック論理ＣＫＲを再初期化し、その間に二つのダミーメッセージが、スレーブカードの回路（１０ｃ）の受信バッファＲＤＢＵＦにロードされるステップｅ３と、カードＥＭＣのマイクロプロセッサ（１１ｃ）が、入力ＯＥを値１にセットするコマンドを回路（１ｃ）および集積回路（１ｃ）のポートブロック（１０ｃ）に送信し、信号約３５００個程度の十分な長さの時間の間に一連の空文字を伝送するステップｆ１とを含む。次いでプロセス（第３Ｂ図）はステツプｇ１に進行し、このステップで、空文字を受信した後で、マスタカードＥＭＡのポート（１０ａ）のクロックＣＫＲが較正され、較正信号ＣＡＬが値１にセットされる。マスタカードＥＭＡの回路（１ａ）のポート（１０ａ）は、ステップｇ２で、カードＥＭＡのマイクロプロセッサ（１１ａ）に割込みを送信し、これがステップｇ３で、ＥＭＡの受信ポートが既に較正されていることから信号ＲＥＣＡＬを無効にする。プロセスはステップｇ４に進み、このステップの間に、マスタカードＥＭＡは受信クロック論理ＣＫＲを再初期化し、二つのダミーメッセージをカードＥＭＡの回路（１０ａ）の受信バッファＲＣＢＵＦにロードする。プロセスはステップｈ１に進み、このステップの間に、第３ａ図のフローチャートのステップ５に示すように、マスタカードＥＭＡのマイクロプロセッサ（１１ａ）はバスＬ２Ｃを回路ＳＬＣに接続する。マイクロプロセッサ（１１ａ）は、ステップｈ２でダミーメッセージを読み取り、二つのトークンをカードＥＭＣのポートに送信する。これらのトークンは、ポート（１０ａ）のバッファＲＤＢＵＦに記憶された二つのダミーメッセージを読み取る動作によって生成される。プロセスはステップｉ１に進み、スレーブカードＥＭＣの回路（１０ｃ）は二つのトークンを受信し、次いでステップｉ２で、回路ＥＭＣはマイクロプロセッサ（１０ｃ）に割込み（ＩＴ１）を送信する。プロセスはステップｊ１に進み、このステップの間に、第３Ａ図のフローチャートのステップ７およびステップ８に示すように、スレーブカードＥＭＣのマイクロプロセッサはバスＬ２ＣおよびＣ２Ｌを接続する。次いでカードＥＭＣは、ステップｊ２でダミーメッセージを読み取り、ステップｊ３で二つのトークンをカードＥＭＡに送信する。これらのトークンは二つのダミーメッセージを読み取ることによって生成される。マイクロプロセッサ（１１ｃ）は、ステップｊ４で、スレーブカードＥＭＣの回路（１０ｃ）の状態を動作可能状態にセットする。二つのトークンはそのトークンカウンタに記憶され、そのたびにこれらは伝送線の状態およびいずれのバッファが利用可能であるかを集積回路と接続するプロセッサに知らせる。プロセスはさらにステップｋ１に進み、このステップの間にカードＥＭＡはそのトークンカウンタ中の二つのトークンを受信し、ステップｋ２で、このカードはマスタ機のマイクロプロセッサ（１１ａ）に割込みＩＴ１を送信し、次いでステップｋ３で、マイクロプロセッサは、マスタカードＥＭＡの回路（１０ａ）の状態を動作可能状態にセットする。最後に、伝送クロックＣＫＴの１５０００サイクルの後で、マイクロプロセッサがステップｋ２で割込みＩＴ１を受信していない場合には、このことからマイクロプロセッサは、直列リンクの自動初期化か失敗したものと推定する。ポート初期化状態ユニット（１０２３）は、３ビット状態レジスタＩ−Ｃｏｎｔｒｏｌ０６：３を含み、その中の三つのビットで表現することができる値のうち六個は、第一の値である場合には、ポートＳＬＣがＬ２ＣＢから切断されること、第二の値である場合には、フロー制御トークンカウンタがゼロにセットされること、第三の値である場合には、直列リンクセル（１０９）が再初期化されており、その出力ＯＥが無効になっていること、第四の値である場合には、周期的再較正がスレーブカードＥＭＣのその他のポートで妥当性検査されていること、第五の値である場合には、受信クロック論理ＣＫＲが伝送クロック論理ＣＫＴから分離されており、受信クロックが正しく機能していないときに、直列リンク制御回路（１０ａ）のその他の部分と干渉しないようになっていること、第六の値である場合には、伝送クロック論理および全てのバッファポインタの再初期化、状態エラー、ならびに割込みが発生することを表すものである。このように、この初期化プロセスでは、集積回路およびマイクロプロセッサのレベルでの単純な機構の結果として、確実にリンクを正しく確立することができる。リンクを初期化するレベルでは、信号ＣＡＬが０に等しいときに較正エラーをエラーとして検出することができる。別のエラー検出源はトークンの値であり、これは直列リンクの各末端で、バッファ０のトークン０とバッファ１のトークン１の間で交番しなければならない。そうでない場合には、問題があることが分かる。別のエラー源は、例えばフレームの先頭に知られていない、または予期しない文字がある場合、あるいはフレームの末端が存在しない場合に、フレーム制御文宇によって検出することがてきる。最後に、最後のエラー原因は、第３Ｄ図に示すように、制御文字ＣＲＣ中で検出されるエラーである。較正の損失または直列通信中の致命的エラーによって割込みＩＴ２が生成され、下記の処理機構が実行される。いずれかのポート（１０ａ、１０ｃ）における較正の損失、またはリンクを再初期化するコマンドが、接続するマイクロプロセッサで検出されると、マスタカードＥＭＡまたはスレーブカードＥＭＣのポートのいずれかで下記の機構がトリガされる。第一のステップａ”は、受信クロック論理を分離するステップである。この場合には、状況はマスタカードＥＭＣについてのステップａ、またはスレーブカードＥＭＣについてのａ’と同様であり、これは、較正の損失または致命的エラーを検出したカードについて、信号ＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ）が非活動化され、遠隔の各受信回路ＥＭＣまたはＥＭＡにデータが伝送されないことを意味する。データが伝送されないので、遠隔の受信機自体も較正の損失を検出し、そのマイクロプロセッサは対称手続きを開始し、やはり受信クロック論理を分離する。この状態から、マスタおよびスレーブ回路の二つのポートは同じ位置にあり、ともに下記に要約する手続きに従って再初期化されなければならない。スレーブカードＥＭＣの受信ポートを較正し、マイクロプロセッサ（１１ｃ）に割込みを送信し、マスタカードＥＭＡの受信ポートを較正し、マスタマイクロプロセッサ（１１ａ）に割込みを送信し、二つのダミーメッセージを読み取る。二つのフロー制御文字を受信すると、スレーブカードＥＭＣの受信ポートは、そのマイクロプロセッサ（１１ｃ）に割込みを送信し、二つのダミーメッセージを読み取る。マスタカードのポートは、二つのフロー制御文字を受信すると、そのマイクロプロセッサ（１１ａ）に割込みを送信する。このようにして、この単純な機構によってリンクが動作可能状態に置かれることが保証されるが、較正の損失によって直列リンクを介した不良受信が生じる場合には、このシステムが、リンクの他端に位置するポートにこのエラーを伝搬し、通常通り初期化手続きを再開することが分かる。本発明は上述の実施形態に限定されるものではなく、請求の範囲に含まれる多くの変更が可能であることは当業者には明らかである。４．図面の簡単な説明第１Ａ図は、直列／並列インタフェースポートを構成する集積回路の一部分を示す図である。第１Ｂ図は、シリアライザ／直並列変換器を構成する集積回路セルを詳細に示す図である。第２Ａ図は、第１図の直列／並列入出力ポートの例示的な応用例を示す図である。第２Ｂ図は、このタイプの集積回路を使用するマシンのアーキテクチャ図である。第３Ａ図は、様々なカードに属する二つのポートの間の直列リンクを初期化する手続きの様々なステップを示す図である。第３Ｂ図は、二つのポートの間の別の初期化手続きを示す図である。第３Ｃ図は、直列リンクを介して送信されたメッセージの構造を示す図である。第３Ｄ図は、フレーム制御論理図である。第４Ａ図は、エラー文字置換回路を示す図である。第４Ｂ図は、履歴回路を示す図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号９７／０２９７４ (32)優先日平成９年３月13日(1997．3．13) (33)優先権主張国フランス（ＦＲ） (81)指定国ＪＰ，ＵＳ

Claims

【特許請求の範囲】１．周波数の異なる二つのクロック、すなわち伝送クロックＣＫＴ／ＣＫＲ（オーバレイＣＫＴ）と呼ばれる、直列リンクのための第一の高周波数クロックと、システムクロック（ＣＫＳ）と呼ばれる、並列バスから到着する信号のための第二の低周波数クロックとを使用する入出力ポートを、並列バスと直列リンクとの間に含む二つの集積回路の間の直列リンクを初期化する方法であって、受信クロック論理の分離をともなうポートを再初期化するステップと、伝送クロック論理（ＣＫＴ）を再初期化するステップと、二つのポートの間の直列リンクをゼロにリセットするステップとを含むことを特徴とする方法。２．ポートを再初期化するステップが、再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線（ＬＬＲ）がニュートラルメッセージに較正され、またそれらから受信クロック信号（ＣＫＲ）を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号（ＣＡＬ）を送信するステップを含むことを特徴とする請求の範囲第１項に記載の方法。３．集積回路と接続するマイクロプロセッサが並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信せず、集積回路が、その直列出力を非活動化し、ノイズが混合することもある０ボルト信号を送信し、集積回路が、そのトークンカウンタをゼロにセットしてメッセージの送信を回避し、その全てのポインタを再初期化することを特徴とする請求の範囲第１項に記載の方法。４．前記各ステップが、直列リンクによって接続された各回路の各ポートで繰り返されることを特徴とする請求の範囲第２項および第３項に記載の方法。５．ポートを初期化するステップの後に、直列通信を初期化するステップが続くことを特徴とする請求の範囲第４項に記載の方法。６．直列通信を初期化するステップが、マスタ／スレーブリンクを確立するステップと、スレーブ／マスタリンクを確立するステップと、並列バスをマスタ回路のポートに接続するステップと、並列バスをスレーブ回路のポートに接続するステップとを含むことを特徴とする請求の範囲第５項に記載の方法。７．マスタ／スレーブリンクを確立するステップが、マスタ回路のカードのプロセッサが、空文字の連続フローを伝送するためにポートの入力（ＯＥ）を値１にセットするステップと、スレーブ回路のポートの受信クロック（ＣＫＲ）を較正するステップと、スレーブ回路と接続するマイクロプロセッサに割込みを送信するステップと、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信するステップと、スレーブ回路のポートの入力（ＯＥ）を値１にセットするステップと、スレーブポートの周期的サンプリング信号によって決定された十分な長さの時間の間にニュートラルメッセージ／空文字を伝送するステップとを含むことを特徴とする請求の範囲第１項から第６項に記載の方法。８．スレーブ／マスタリンクを確立するステップが、マスタ回路のポートの受信クロック（ＣＫＲ）を較正し、このポートの較正信号をレベル１にセットするステップと、このマスタ回路と接続するマイクロプロセッサに割込みを送信するステップと、このマスタ回路の受信クロック論理（ＣＫＲ）を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードするステップとを含むことを特徴とする請求の範囲第６項に記載の方法。９．並列バスをポートに接続するステップが、マスタ回路と接続するマイクロプロセッサが、その並列バスをマスタ回路のポートに接続するステップと、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信するステップと、スレーブ回路により二つのトークンを受信するステップと、スレーブ回路により接続するマイクロプロセッサに割込みを送信するステップと、接続するマイクロプロセッサの並列バスをスレーブ回路に接続するステップと、ダミーメッセージを読み取るステップと、二つのトークンをマスタ回路に送信するステップとを含むことを特徴とする請求の範囲第６項に記載の方法。１０．トークンが、マスタポートおよびスレーブポートのバッファ（ＲＣＢＵＦ）にそれぞれ記憶されたダミーメッセージを読み取る動作によって生成されることを特徴とする請求の範囲第１項から第９項に記載の方法。１１．いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドの検出が、受信クロック論理を分離するステップと、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号ＯＥを非活動化するステップと、遠隔の受信回路のポートが較正の損失を検出するステップと、該回路の受信クロック論理を分離する手続きを開始するステップとをトリガすることを特徴とする請求の範囲第１項から第１０項のいずれか一項に記載の方法。１２．周波数の異なる二つのクロック、すなわち送受信クロック（ＣＫＴ、ＣＫＲ）と呼ばれる、直列リンクのための第一の高周波数クロックと、システムクロック（ＣＫＳ）または低周波数クロックと呼ばれる、並列バスから到着する信号のための第二の低周波数クロックとを使用する入出力ポートを、並列バスと直列リンクとの間に含む二つの集積回路の間の直列リンクを初期化する方法を実施することを可能にする装置であって、受信クロック論理の分離をともなうポートを再初期化する手段と、伝送クロック論理を再初期化する手段と、二つのポートの間の直列リンクをゼロにリセツトする手段とを含むことを特徴とする装置。１３．再初期化すべきポートと接続するマイクロプロセッサが、受信遅延線（ＬＬＲ）がニュートラルメッセージに較正され、またこれらから受信クロック信号（ＣＫＲ）を抽出することを可能にする一連のニュートラルメッセージを送信し、次いで受信クロックが較正されたことを示す信号（ＣＡＬ）を送信することを可能にする手段を含むことを特徴とする請求の範囲第１２項に記載の装置。１４．集積回路と接続するマイクロプロセッサが並列ポートを切り離し、該プロセッサを該ポートにリンクする並列バスにデータを送信しないことを可能にする手段と、集積回路がその出力を非活動化し、ノイズが混合することもある０ボルト信号を送信することを可能にする手段と、集積回路がそのトークンカウンタをゼロにセットして、メッセージの送信を回避し、その全てのポインタを再初期化することを可能にする手段とを含むことを特徴とする請求の範囲第１２項に記載の装置。１５．方法の各ステップを、直列リンクによって接続された各回路の各ポートで繰り返すことを可能にする手段を含むことを特徴とする請求の範囲第１３項および第１４項に記載の装置。１６．ポートを初期化するステップの後に、直列通信を初期化するステップを続けることを可能にする手段を含むことを特徴とする請求の範囲第１５項に記載の装置。１７．マスタ／スレーブリンクを確立する手段と、スレーブ／マスタリンクを確立する手段と、並列バスをマスタ回路のポートに接続する手段と、並列バスをスレーブ回路のポートに接続する手段とを含むことを特徴とする請求の範囲第１６項に記載の装置。１８．マスタ回路のカードのプロセッサが、空文字の連続フローを伝送することを可能にするためにポートの入力を所定値にセットする手段と、スレーブ回路のポートの受信クロックを較正する手段と、スレーブ回路と接続するマイクロプロセッサに割込みを送信する手段と、スレーブ回路の受信クロック論理を再初期化し、スレーブ回路のポートの受信バッファに二つのダミーメッセージを送信する手段と、スレーブ回路のポートの入力を値１にセットする手段と、十分な長さの時間の間に空文字を伝送し、スレーブポートの周期的再較正信号を妥当性検査する手段とを含むことを特徴とする請求の範囲第１２項から第１７項に記載の装置。１９．マスタ回路のポートの受信クロック（ＣＫＲ）を較正し、このポートの較正信号をレベル１にセットする手段と、このマスタ回路と接続するマイクロプロセッサに割込みを送信する手段と、このマスタ回路のポートの受信クロック論理（ＣＫＲ）を再初期化し、マスタ回路の受信バッファに二つのダミーメッセージをロードする手段とを含むことを特徴とする請求の範囲第１６項に記載の装置。２０．マスタ回路と接続するマイクロプロセッサが、その並列バスをマスタ回路のポートに接続する手段と、以前に送信されたダミーメッセージを読み取り、スレーブ回路のポートに二つのトークンを送信する手段と、スレーブ回路により二つのトークンを受信するための手段と、スレーブ回路により接続するマイクロプロセッサに割込みを送信するための手段と、接続するマイクロプロセッサの並列バスをスレーブ回路に接続する手段と、ダミーメッセージを読み取る手段と、二つのトークンをマスタ回路に送信する手段とを含むことを特徴とする請求の範囲第１６項に記載の装置。２１．手段が、マスタポートおよびスレーブポートのバッファにそれぞれ記憶されたダミーメッセージを読み取る動作を介してトークンを生成することを特徴とする請求の範囲第１２項から第２０項に記載の装置。２２．いずれかのポートにおける較正の損失またはリンクの再初期化のためのコマンドを検出する手段が、受信クロック論理を分離する手段と、回路が較正の損失を検出した場合に遠隔の受信回路へのデータ伝送の割込みを生じる信号を非活動化する手段と、遠隔の受信回路のポートにより較正の損失を検出するための手段と、この回路の受信クロック論理を分離する手続きを開始する手段とをトリガすることを特徴とする請求の範囲第１２項から第２１項のいずれか一項に記載の装置。