JPH11242638A

JPH11242638A - データ処理システム

Info

Publication number: JPH11242638A
Application number: JP10042324A
Authority: JP
Inventors: Yuji Ito; 祐二伊藤
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 1999-09-07

Abstract

(57)【要約】【課題】本発明は、パラレルバスに接続される制御ユ
ニットと制御対象ユニット間で行われる各種データ送受
信の異常検出を迅速かつ確実にし、データ送受信の異常
発生に伴う各ユニットにおける誤動作を回避可能に構成
されたデータ処理システムを提供することを目的とす
る。【解決手段】ＣＰＵ２では、検出回路４から入力され
る割込信号の“１”から“０”への状態変化によりデー
タ送信に異常が発生したか否かが判断されるので、変化
がない場合はデータ送信が正常であると判定されてデー
タ通信処理が継続され、変化があった場合はデータ送信
に異常が発生したと判断されて、制御対象ユニット１０
のＩＯ１５に接続される制御機器に対して当該送信デー
タが出力されず破棄されるように、ＩＯ制御回路１４に
対するＷＲ信号の出力が停止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それぞれ異なる処
理機能を有する複数の機能ユニットが１つのパラレルバ
スに接続され、これらの機能ユニット間のデータの送受
信の制御を別の制御ユニットに搭載されたＣＰＵにより
行うデータ処理システムに関する。

【０００２】

【従来の技術】従来、それぞれが異なるデータ処理機能
を有する複数のユニットが１つのバックボード上に実装
され、これらのユニット間のデータの送受信をユニット
間のバスの簡略化により共通のパラレルバスで接続され
たデータ処理システムがある。このようなデータ処理シ
ステムでは、例えば、これらのユニットとは別のユニッ
トに搭載されているＣＰＵによりユニット間におけるデ
ータ送受信を制御するものがある。

【０００３】このような構成のデータ処理システムにお
けるデータ送受信制御では、データ送受信の誤りを原因
とする障害発生を迅速に検出して誤動作を防止する必要
があり、このためユニット間でデータ送受信状態を相互
監視するデータ通信制御方式が利用されている。このデ
ータ通信制御方式を適用したデータ処理システムの具体
例を図５に示して説明する。

【０００４】図５に示すデータ処理システムでは、別ユ
ニットに搭載されたＣＰＵ２１からデータバス２６を介
して接続されたユニットにデータを送出する際には、演
算回路２２により、そのデータにパリティ演算した結果
を示すパリティビットを付加して送出する。そして、デ
ータを受信したユニットでは、ＣＰＵ２１から送出され
たデータをＩＯ２５で受信するとともに、演算回路２４
により受信データを再びパリティ演算して、その演算結
果をＣＰＵ２１に返送する。

【０００５】ＣＰＵ２１は、返送されたパリティ演算結
果を受信すると、そのパリティ演算結果と先に送出した
パリティ演算結果とを比較回路２３で比較し、その比較
結果に応じてデータ送受信の正否を判定する判定信号を
出力させている。このパリティ演算による判定により、
ＣＰＵでは、データの送受信の異常を迅速に検出し、受
信したデータに対しては破棄するような適切な処理を行
うことができる。

【０００６】また、上記のようなユニット同士が１対１
で接続された他のデータ処理システムとしては、通信装
置を利用したデータ処理システムもあるが、年々、通信
装置を利用したデータ処理システムは多機能・高集積化
が要求されており、そのデータ処理システムで動作させ
るユニットの数は、１対１から１対ｎと増える傾向にあ
る。

【０００７】

【発明が解決しようとする課題】しかし、従来の複数の
ユニットがパラレルバスに接続され、ユニット間でデー
タが送受信される際に、上記パリティ演算によりデータ
受信の正否を判定させることは、その送受信データがど
のユニットに対するのものなのかを判定することが不可
能であるため、１対ｎでのユニット接続におけるデータ
送受信の監視には不向きである。

【０００８】すなわち、上記データ処理システムにおけ
るデータ送受信の異常検出処理は、ＣＰＵ２１が搭載さ
れたユニットと、制御対象となるユニットとが、１対１
のパラレルバスで接続されている構成のものについては
有効となるが、複数のユニットがパラレルバスに接続さ
れてデータの送受信を行っているデータ処理システムの
場合は、データのパリティ演算だけではデータの送受信
の正否の判断は不十分であり、別のユニットから送信さ
れるデータにより、更に誤動作を発生させる恐れがあっ
た。

【０００９】さらに、上記従来のユニット間のデータ送
受信の正否を、別ユニットに搭載されたＣＰＵによるパ
リティ演算により監視する方式では、そのＣＰＵがユニ
ット間で送受信される全ての各データを監視しているた
め、そのデータの送受信の処理能力は、ＣＰＵにおける
ソフトウェアの処理、あるいはＣＰＵの処理性能に左右
されてしまうため、データ送受信の対象となるユニット
本来のデータ伝送能力を発揮できないという問題も発生
していた。

【００１０】本発明は、上記問題に鑑みてなされたもの
であり、パラレルバスに接続される制御ユニットと制御
対象ユニット間で行われる各種データ送受信の異常検出
を迅速かつ確実にし、データ送受信の異常発生に伴う各
ユニットにおける誤動作を回避可能に構成されたデータ
処理システムを提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明は、
複数の制御対象ユニットと少なくとも１つの制御ユニッ
トとが共通バスに接続され、該制御ユニットはＣＰＵを
備え、該ＣＰＵは、その共通バスを使用して各制御対象
ユニット相互間における各種データの送受信を制御する
データ処理システムにおいて、前記制御ユニット及び前
記各制御対象ユニットは、前記ＣＰＵにより前記共通バ
スを介して該各ユニット間で送受信される前記各種デー
タをパリティ演算する演算回路をそれぞれ備え、前記制
御ユニットは、自己の演算回路で演算されたパリティ演
算結果と、前記各制御対象ユニット内の演算回路で演算
されたパリティ演算結果と、が一致か不一致かを検出
し、この検出結果を前記ＣＰＵに出力する検出回路と、
を更に備え、前記ＣＰＵは、前記検出回路から入力され
る検出結果が不一致である場合に、前記制御対象ユニッ
トに対するデータの送受信に異常が発生したことを認識
することを特徴としている。

【００１２】したがって、制御ユニット内のＣＰＵで
は、ソフト処理により制御対象ユニットとの間のデータ
送受信に異常が発生したことを検出する場合よりも速
く、ハード構成により制御対象ユニットとの間のデータ
送受信に発生する異常を直ちに検出することができ、Ｃ
ＰＵはデータ送受信の異常に直ちに対応することが可能
となり、データ処理システムの信頼性を向上させること
ができる。また、ＣＰＵの処理速度に左右されることな
く制御対象ユニット間では、本来のデータ伝送能力さ発
揮せることが可能となる。

【００１３】この場合、上記目的は、例えば、請求項２
に記載する発明のように、請求項１記載のデータ処理シ
ステムにおいて、前記検出回路は、前記各制御対象ユニ
ット内の演算回路で演算された各種データのパリティ演
算結果を示す信号が入力される信号ライン上に、この信
号ラインの電位を固定する抵抗器を接続し、前記データ
送受信中に前記共通バスに接続された前記制御対象ユニ
ットが外されて前記信号ラインが開放された場合、前記
抵抗器により当該信号ラインの電位を固定し、自己の前
記演算回路によるパリティ演算結果との検出結果を強制
的に不一致にさせて、前記ＣＰＵに異常を検出させるこ
とが有効である。

【００１４】したがって、制御ユニット内のＣＰＵで
は、ソフト処理により制御対象ユニットが抜かれたこと
を検出する場合よりも速く、ハード構成により制御対象
ユニットが抜かれたことの異常を直ちに検出することが
でき、受信データの誤検出を回避することができる。そ
の結果、データ処理システムの信頼性を向上させること
ができる。

【００１５】また、請求項３に記載する発明のように、
請求項１あるいは２記載のデータ処理システムにおい
て、前記共通バスは、少なくともアドレスバスを含んで
構成され、前記制御ユニット内のＣＰＵは、このアドレ
スバスを介して前記各制御対象ユニットに対してアドレ
スデータを送出し、当該制御ユニット内の前記演算回路
は、当該ＣＰＵからアドレスバスを介して送出されるア
ドレスデータをパリティ演算し、前記制御対象ユニット
は、自己の前記演算回路により前記ＣＰＵからアドレス
バスを介して送出されるアドレスデータをパリティ演算
し、前記制御ユニット内の演算回路により演算されたパ
リティ演算結果と、自己の演算回路で演算されたパリテ
ィ演算結果と、が一致か不一致かを検出し、不一致を検
出した場合に、当該アドレスデータを破棄するデコーダ
回路を更に備えることが有効である。

【００１６】したがって、アドレスバスを介してユニッ
ト間で送受信されるアドレスデータのパリティ演算結果
の検出結果を強制的に不一致とさせて、制御ユニットの
ＣＰＵにアドレスデータ送受信の異常を認識させること
ができるとともに、制御対象ユニット内部のデコーダ回
路でアドレスデータを破棄させることができ、制御対象
ユニットにおける誤動作を回避することができる。その
結果、データ処理システムの信頼性を更に向上させるこ
とができる。

【００１７】さらに、請求項４に記載する発明のよう
に、請求項１、２あるいは３記載のデータ処理システム
において、前記共通バスは、少なくともデータバスを含
んで構成され、前記制御対象ユニット内のＣＰＵは、こ
のデータバスを介して前記各制御対象ユニットに対して
前記各種データを送受信し、当該制御ユニット内の前記
演算回路は、当該ＣＰＵによりデータバスを介して送受
信される各種データをパリティ演算し、前記制御対象ユ
ニットは、自己の前記演算回路により前記ＣＰＵからデ
ータバスを介して送受信される各種データをパリティ演
算し、前記制御ユニット内の演算回路により演算された
パリティ演算結果と、自己の演算回路で演算されたパリ
ティ演算結果と、が一致か不一致かを検出し、不一致を
検出した場合に、当該データを破棄するＩＯ制御回路を
更に備えることが有効である。

【００１８】したがって、データバスを介してユニット
間で送受信される各種データのパリティ演算結果の検出
結果を強制的に不一致とさせて、制御ユニットのＣＰＵ
にデータ送受信の異常を認識させることができるととも
に、制御対象ユニット内部のＩＯ制御回路で受信データ
を破棄させることができ、制御対象ユニットにおける誤
動作を回避することができる。その結果、データ処理シ
ステムの信頼性を更に向上させることができる。

【００１９】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。図１〜図４は、本発明を適用
したデータ処理システムの一実施の形態を示す図であ
る。まず、構成を説明する。図１は、本実施の形態にお
けるデータ処理システムの全体の要部回路構成を示すブ
ロック図である。図２は、図１において、制御ユニット
１内のＣＰＵ２、演算回路３及び検出回路４と、制御対
象ユニット１０内の演算回路１２との対応関係に注目し
た場合の要部回路構成を示すブロック図である。図３
は、図１において、制御ユニット１内のＣＰＵ２及び演
算回路３と、制御対象ユニット１０内の演算回路１２及
びデコーダ回路１３との対応関係に注目した場合の要部
回路構成を示すブロック図である。図４は、図１におい
て、制御ユニット１内のＣＰＵ２及び演算回路３と、制
御対象ユニット１０内の演算回路１２、ＩＯ制御回路１
４及びＩＯ１５との対応関係に注目した場合の要部回路
構成を示すブロック図である。

【００２０】図１において、データ処理システムは、制
御ユニット１と制御対象ユニット１０とから構成されて
おり、制御ユニット１は、ＣＰＵ２、演算回路３及び検
出回路４により構成され、制御対象ユニット１０は、バ
ッファ１１、演算回路１２、デコーダ回路１３、ＩＯ制
御回路１４及びＩＯ１５により構成されている。なお、
制御ユニット１内のＣＰＵ２及び演算回路３と、制御対
象ユニット１０内の演算回路１２及びＩＯ１５は、共通
のパラレルバスであるＣＰＵバス３０により接続されて
おり、このＣＰＵバス３０は、後述するアドレスバス３
１（図３参照）と、データバス３２（図４参照）により
構成されている。

【００２１】また、図１において、制御対象ユニット１
０内のバッファ１１とＩＯ１５とを接続するＣＰＵバス
３０上には、抵抗器１６ａが挿入されており、この抵抗
器１６ａ内には、制御ユニット１が接続されず、ＣＰＵ
バス３０が開放状態となった場合に、ＣＰＵバス３０を
構成するアドレスバス３１及びデータバス３２の各ライ
ンの各電位を「１（“Ｈｉ”）」に固定するため、その
バスライン数分のプルアップ抵抗が内蔵されている。

【００２２】また、制御ユニット１のＣＰＵ２と、制御
対象ユニット１０のバッファ１１との間は、ＣＰＵ２か
ら出力される制御信号（図２参照）を伝達する制御ライ
ン４０ａが接続され、制御対象ユニット１０内の制御ラ
イン４０ａ上には、抵抗器１６ｂが接続されている。こ
の抵抗器１６ｂは、制御ユニット１が接続されず、制御
ライン４０ａが開放状態となった場合に、その制御ライ
ン４０ａの電位を「１（“Ｈｉ”）」に固定するための
プルアップ抵抗で構成されている。

【００２３】また、制御ユニット１の演算回路３と、制
御対象ユニット１０のＩＯ制御回路１４との間は、ＣＰ
Ｕ２から出力される送信データのパリティ演算結果を出
力する信号ライン４０ｄが接続され、制御対象ユニット
１０内の信号ライン４０ｄ上には、抵抗器１６ｃが接続
されている。この抵抗器１６ｃは、制御対象ユニット１
０が接続されず、信号ライン４０ｄが開放状態となった
場合に、その信号ライン４０ｄの電位を「１（“Ｈ
ｉ”）」に固定するためのプルアップ抵抗で構成されて
いる。

【００２４】さらに、制御ユニット１の検出回路４と制
御対象ユニット１０の演算回路１２との間は、演算回路
１２から出力されるパリティ演算結果を伝達する信号ラ
イン４０ｂが接続され、制御ユニット１内の信号ライン
４０ｂ上には、抵抗器５ａが接続されている。この抵抗
器５ａは、制御対象ユニット１０が接続されず、信号ラ
イン４０ｂが開放状態となった場合に、その信号ライン
４０ｂの電位を「１（“Ｈｉ”）」に固定するためのプ
ルアップ抵抗で構成されている。

【００２５】また、制御ユニット１の検出回路４と制御
対象ユニット１０内のコモン端子との間は、制御対象ユ
ニット１０が接続された状態で「０（“Ｌｏ”）」とす
るユニット実装信号を伝達する信号ライン４０ｃが接続
され、制御ユニット１内の信号ライン４０ｃ上には、抵
抗器５ｂが接続されている。この抵抗器５ｂは、制御対
象ユニット１０が接続されず、信号ライン４０ｃが開放
状態となった場合に、その信号ライン４０ｃの電位を
「１（“Ｈｉ”）」に固定するためのプルアップ抵抗で
構成されている。

【００２６】さらに、制御ユニット１のＣＰＵ２と自己
の演算回路３及び制御対象ユニット１０の演算回路１２
との間には、ＣＰＵ２から出力されるラッチ信号を伝達
する信号ライン５０ａが接続され、制御ユニット１のＣ
ＰＵ２と制御対象ユニット１０のＩＯ制御回路１４との
間には、ＣＰＵ２から出力されるＷＲ（書き込み）信号
を伝達する信号ライン５０ｂが接続されている。

【００２７】ＣＰＵ（Central Processing Unit ）２
は、図外の図示しないＲＯＭ（Read Only Memory）等に
格納された各種処理プログラムに基づくデータ通信制御
プログラムにより、制御対象ユニット１０との間で各種
データのデータ通信処理を実行するため、制御ライン４
０ａを介して制御対象ユニット１０に所定の制御信号を
出力して、制御対象ユニット１０のバッファ１１の動作
を制御し、また、そのデータ通信の制御状態に応じてＣ
ＰＵバス３０を介してアドレスデータと送信データを制
御対象ユニット１０に出力するとともに、制御対象ユニ
ット１０から入力される送信データを受信する。

【００２８】また、ＣＰＵ２は、検出回路４から割込信
号が入力されないとき、データ通信処理は正常であると
判断して、そのデータ通信処理を継続して実行し、検出
回路４から割込信号が入力されたとき、制御対象ユニッ
ト１０に出力した送信データに異常が発生したと判断し
て、制御対象ユニット１０のＩＯ１５に接続される制御
機器に対して当該送信データが出力されず破棄されるよ
うに、ＩＯ制御回路１４に対するＷＲ信号の出力を停止
する。

【００２９】演算回路３は、図２に示すように、パリテ
ィジェネレータ（ＰＧ）３ａとレジスタ３ｂから構成さ
れており、パリティジェネレータ３ａは、ＣＰＵバス３
０を介してＣＰＵ２から入力される送信データ（アドレ
スデータとデータを含む）をパリティ演算し、そのパリ
ティ演算結果をレジスタ３ｂに出力し、レジスタ３ｂ
は、パリティジェネレータ３ａから入力されるパリティ
演算結果を、ＣＰＵ２から入力されるラッチ信号のタイ
ミングでラッチし、所定期間ラッチした後で検出回路４
に出力する。

【００３０】また、演算回路３は、図３に示すようにレ
ジスタ３ｂでラッチしたアドレスデータのパリティ演算
結果をデコーダ回路１３にも出力し、図４に示すように
レジスタ３ｂでラッチした送信データのパリティ演算結
果をＩＯ制御回路１４にも出力する。

【００３１】検出回路４は、図２に示すように、ＮＯＲ
ゲート４ａと比較器４ｂから構成されており、ＮＯＲゲ
ート４ａは、演算回路３から入力されるパリティ演算結
果と、制御対象ユニット１０から入力されるユニット実
装信号とをＮＯＲ演算した演算結果を比較器４ｂに出力
し、比較器４ｂは、ＮＯＲゲート４ａから入力される演
算結果（Ａ）と、制御対象ユニット１０の演算回路１２
から入力されるパリティ演算結果（Ｂ）と、を比較して
一致（Ａ＝Ｂ）するか否かを判別し、一致しない場合に
割込信号をＣＰＵ２に出力する。検出回路４は、例え
ば、比較結果が一致した場合は“１”を出力し、比較結
果が一致しなかった場合は“０”を出力するものとす
る。

【００３２】制御対象ユニット１０内のバッファ１１
は、図３に示すように、アドレスバス３１に対しては、
アドレスバス３１を介してＣＰＵ２から入力されるアド
レスデータを制御対象ユニット１０内に送出する一方向
のバッファとして機能し、また、図４に示すように、デ
ータバス３２に対しては、データバス３２を介してＣＰ
Ｕ２から入力される送信データを制御対象ユニット１０
内に送出するとともに、制御対象ユニット１０内から入
力される送信データを制御ユニット１に送出する双方向
のバッファとして機能する。また、バッファ１１は、制
御ユニット１が接続されず、その制御ユニット側に接続
された制御ライン４０ａ上に接続された抵抗器１６ｂに
より、制御ライン側の電位が「１（“Ｈｉ”）」に固定
されたとき、その内部の信号伝達経路を遮断するように
構成されている。

【００３３】演算回路１２は、図２に示すように、パリ
ティジェネレータ（ＰＧ）１２ａとレジスタ１２ｂから
構成されており、パリティジェネレータ１２ａは、ＣＰ
Ｕバス３０を介してＣＰＵ２から送信された受信データ
（アドレスデータとデータを含む）をパリティ演算し、
そのパリティ演算結果をレジスタ３ｂに出力し、レジス
タ３ｂは、パリティジェネレータ３ａから入力されるパ
リティ演算結果を、ＣＰＵ２から入力されるラッチ信号
のタイミングでラッチし、所定期間ラッチした後で検出
回路４に出力する。

【００３４】また、演算回路１２は、図３に示すように
レジスタ１２ｂでラッチしたアドレスデータのパリティ
演算結果をデコーダ回路１３に出力し、図４に示すよう
にレジスタ１２ｂでラッチした受信データのパリティ演
算結果をＩＯ制御回路１４にも出力する。

【００３５】デコーダ回路１３は、図３に示すように、
比較器１３ａとデコーダ１３ｂから構成されており、比
較器１３ａは、演算回路１２から入力されるアドレスデ
ータのパリティ演算結果（Ａ）と、制御ユニット１内の
演算回路３から入力されるアドレスデータのパリティ演
算結果（Ｂ）と、を比較して一致（Ａ＝Ｂ）するか否か
を判別し、一致した場合はイネーブル信号ＥＮをデコー
ダ１３ｂに出力し、一致しない場合はディスエーブル信
号ＤＩＳをデコーダ１３ｂに出力する。

【００３６】デコーダ１３ｂは、アドレスバス３１を介
してＣＰＵ２から受信したアドレスデータに基づいてチ
ップセレクト（ＣＳ）信号を外部の図示しない接続機器
に出力して、その接続機器を選択する機能を有し、比較
器１３ａからイネーブル信号ＥＮが入力された場合は、
そのアドレスデータに基づくチップセレクト信号を有効
とし、比較器１３ａからディスエーブル信号ＤＩＳが入
力された場合は、そのアドレスデータを破棄してチップ
セレクト信号を無効とする。

【００３７】ＩＯ制御回路１４は、図４に示すように、
比較器１４ａとＯＲゲート１４ｂから構成されており、
比較器１４ａは、演算回路１２から入力される受信デー
タのパリティ演算結果（Ａ）と、制御ユニット１内の演
算回路３から入力される送信データのパリティ演算結果
（Ｂ）と、を比較して一致（Ａ＝Ｂ）するか否かを判別
し、一致した場合は「０（“Ｌｏ”）」をＯＲゲート１
４ｂに出力し、一致しない場合は「１（“Ｈｉ”）」を
ＯＲゲート１４ｂに出力して、ＯＲゲート１３ｂにＣＰ
Ｕ２から入力されるＷＲ信号のＩＯ１５への出力／停止
を制御する。

【００３８】ＩＯ１５は、データバス３２を介してＣＰ
Ｕ２から受信したデータを、ＩＯ１５の外部に接続され
る図示しない制御対象機器に出力して、その制御対象機
器との間で各種データを授受する機能を有し、ＩＯ制御
回路１４からＷＲ信号が入力されている場合に、そのデ
ータの授受機能を有効とする。

【００３９】次に、本実施の形態の動作を説明する。ま
ず、図２の制御ユニット１内のＣＰＵ２、演算回路３及
び検出回路４と、制御対象ユニット１０内の演算回路１
２との対応関係に注目した場合の要部回路構成を示すブ
ロック図に基づいて、制御ユニット１内の検出回路４に
おける動作について説明する。

【００４０】図２において、ＣＰＵ２から出力された制
御対象ユニット１０に対する送信データは、ＣＰＵバス
３０を介して自己の演算回路３にも入力され、演算回路
３内のパリティジェネレータ３ａにより送信データのパ
リティ演算が行われ、そのパリティ演算結果がレジスタ
３ｂにラッチされる。また、制御対象ユニット１０内で
は、ＣＰＵ２から送信された受信データは、バッファ１
１及びＣＰＵバス３０を介して演算回路１２に入力さ
れ、演算回路１２内のパリティジェネレータ１２ａによ
り受信データのパリティ演算が行われ、そのパリティ演
算結果がレジスタ１２ｂにラッチされる。

【００４１】演算回路３内のレジスタ３ｂでラッチされ
た送信データのパリティ演算結果と、演算回路１２内の
レジスタ１２ａでラッチされた受信データのパリティ演
算結果と、はＣＰＵ２から入力されるラッチ信号により
所定期間ラッチされた後、出力タイミングを図ってそれ
ぞれ検出回路４に出力される。

【００４２】検出回路４では、制御対象ユニット１０か
らＮＯＲゲート４ａに入力されるユニット実装信号は
「０（“Ｌｏ”）」に固定されており、自己の演算回路
３からＮＯＲゲート４ａに入力される送信データのパリ
ティ演算結果は、直ちに比較器４ｂに入力され、演算回
路１２から入力される受信データのパリティ演算結果と
比較される。

【００４３】送信データと受信データは、伝送過程に異
常がなければ同一のビット列であるため、送信データの
パリティ演算結果と受信データのパリティ演算結果はと
もに“０”または“１”となり、比較器４ｂの出力は
“１”となる。もし、伝送過程に異常が発生し、送信デ
ータのパリティ演算結果と受信データのパリティ演算結
果が異なる場合は、比較器４ｂの出力は“１”から
“０”に変化して割込信号がＣＰＵ２に出力される。

【００４４】ＣＰＵ２では、検出回路４から入力される
割込信号の“１”から“０”への状態変化によりデータ
送信に異常が発生したか否かが判断されるので、変化が
ない場合はデータ送信が正常であると判定されてデータ
通信処理が継続され、変化があった場合はデータ送信に
異常が発生したと判断されて、制御対象ユニット１０の
ＩＯ１５に接続される制御機器に対して当該送信データ
が出力されず破棄されるように、ＩＯ制御回路１４に対
するＷＲ信号の出力が停止される。

【００４５】また、図２において、制御対象ユニット２
が接続されていない場合は、信号ライン４０ｃは開放状
態となるがユニット実装信号は抵抗器５ｂにより「１
（“Ｈｉ”）」に固定されるため、システムの電源投入
時にこのユニット実装信号の状態をＣＰＵ２がチェック
することにより適切なエラー処理を行うことが可能であ
る。しかし、データ通信処理の途中で接続先の制御対象
ユニット１０がＣＰＵバス３０から抜かれた場合は、ユ
ニット実装信号が「１（“Ｈｉ”）」に固定されるとと
もに、受信データのパリティ演算結果が伝達される信号
ライン４０ｂ開放状態となるが、この信号ライン４０ｂ
に接続された抵抗器５ａにより「１（“Ｈｉ”）」に固
定される。

【００４６】このため、抵抗器５ａ、５ｂにより検出回
路４内のＮＯＲゲート４ａに入力されるユニット実装信
号が「１（“Ｈｉ”）」に固定されることにより、ＮＯ
Ｒゲート４ａの出力は強制的に「０（“Ｌｏ”）」に固
定した出力を比較器４ｂに入力させることができる。し
たがって、検出回路４内の比較器４ｂでは、入力Ａが
「０（“Ｌｏ”）」、入力Ｂが「１（“Ｈｉ”）」に固
定されることにより、比較結果を異ならせて“１”から
“０”へ変化する割込信号をＣＰＵ２に出力させること
ができる。

【００４７】この割込信号の発生により、ＣＰＵ２で
は、ソフト処理により制御対象ボード１０が抜かれたこ
とを検出する場合よりも速く、ハード構成により制御対
象ボード１０が抜かれたことの異常を直ちに検出するこ
とができ、受信データの誤検出を回避することができ
る。

【００４８】次いで、図３の制御ユニット１内のＣＰＵ
２及び演算回路３と、制御対象ユニット１０内の演算回
路１２及びデコーダ回路１３との対応関係に注目した場
合の要部回路構成を示すブロック図に基づいて、制御対
象ユニット１０内のデコーダ回路１３における動作につ
いて説明する。

【００４９】図３において、ＣＰＵ２から出力された制
御対象ユニット１０に対するアドレスデータは、アドレ
スバス３１を介して自己の演算回路３にも入力され、演
算回路３内のパリティジェネレータ３ａにより送信アド
レスデータのパリティ演算が行われ、そのパリティ演算
結果がレジスタ３ｂにラッチされる。また、制御対象ユ
ニット１０内では、ＣＰＵ２から送信された受信アドレ
スデータは、バッファ１１及びアドレスバス３１を介し
て演算回路１２とデコーダ回路１３に入力され、演算回
路１２内のパリティジェネレータ１２ａにより受信アド
レスデータのパリティ演算が行われ、そのパリティ演算
結果がレジスタ１２ｂにラッチされる。

【００５０】演算回路３内のレジスタ３ｂでラッチされ
た送信アドレスデータのパリティ演算結果と、演算回路
１２内のレジスタ１２ａでラッチされた受信アドレスデ
ータのパリティ演算結果と、はＣＰＵ２から入力される
ラッチ信号により所定期間ラッチされた後、出力タイミ
ングをはかってそれぞれデコーダ回路１３に出力され
る。

【００５１】デコーダ回路１３では、自己の演算回路１
２から比較器１３ａに入力される受信アドレスデータの
パリティ演算結果（Ａ）と、制御ユニット１内の演算回
路３から比較器１３ａに入力される送信アドレスデータ
のパリティ演算結果（Ｂ）と、が比較される。

【００５２】送信アドレスデータと受信アドレスデータ
は、伝送過程に異常がなければ同一のビット列であるた
め、送信アドレスデータのパリティ演算結果と受信アド
レスデータのパリティ演算結果が、例えば、ともに
“０”あるいは“１”が偶数個で両者のパリティ演算結
果が“０”となったとき、あるいはともに“０”あるい
は“１”が奇数個で両者のパリティ演算結果が“１”と
なったとき、比較器１３ａでは比較結果が一致と判断さ
れて「０（“Ｌｏ”）」のイネーブル信号ＥＮがデコー
ダ１３ｂに出力される。

【００５３】もし、伝送過程に異常が発生し、送信アド
レスデータのパリティ演算結果と受信アドレスデータの
パリティ演算結果が異なる場合は、例えば、両者のうち
一方のパリティ演算結果が“０”が偶数個で“０”とな
り、もう一方のパリティ演算結果が“０”が奇数個で
“１”となったとき、比較結果が不一致と判断されて
「１（“Ｈｉ”）」のディスエーブル信号ＤＩＳがデコ
ーダ１３ｂに出力される。

【００５４】デコーダ１３ｂでは、アドレスバス３１を
介してＣＰＵ２から受信したアドレスデータに基づいて
チップセレクト（ＣＳ）信号を外部の図示しない接続機
器に出力するが、比較器１３ａからイネーブル信号ＥＮ
が入力された場合は、その受信アドレスデータに基づく
チップセレクト信号が出力されて接続機器が選択され、
比較器１３ａからディスエーブル信号ＤＩＳが入力され
た場合は、その受信アドレスデータが破棄され、チップ
セレクト信号は無効にされて、接続機器は選択されな
い。

【００５５】また、図３において、制御ユニット１が接
続されていない場合は、送信アドレスデータのパリティ
演算結果が伝達される信号ライン４０ｄが開放状態とな
るが、その信号ライン４０ｄに接続された抵抗器１６ｃ
により「１（“Ｈｉ”）」に固定される。このとき図示
しない別の制御対象ユニットがＣＰＵバス３０を利用し
てデータの送受信を行っていたとしても、制御対象ユニ
ット１０内のバッファ１１の制御ユニット側に接続され
る制御ライン４０ａには抵抗器１６ｂが接続されて、こ
の抵抗器１６ｂにより「１（“Ｈｉ”）」に固定される
ため、バッファ１１の信号伝達経路は遮断される。

【００５６】このときバッファ１１の制御対象ユニット
１０内部側に接続されたアドレスバス３１の電位は、挿
入された抵抗器１６ａにより「１（“Ｈｉ”）」に固定
されるため、演算回路１２に入力されるアドレスデータ
のビット列が“１”で偶数個になるように設定すれば、
演算回路１２内のアドレスデータのパリティ演算結果は
“０”となり、比較器１３ａに入力される受信アドレス
データのパリティ演算結果は“０”、送信アドレスデー
タのパリティ演算結果は“１”と異なることになる。

【００５７】このため、比較器１３ａにおけるパリティ
演算結果の比較結果を強制的に不一致とさせて、ディス
エーブル信号ＤＩＳをデコーダ１３ｂに出力させて、デ
コーダ１３ｂ内でアドレスデータを破棄させることがで
き、デコーダ１３ｂのディスエーブル状態を保持させる
ことができ、制御対象ユニット１０における誤動作を回
避することができる。

【００５８】次いで、図４の制御ユニット１内のＣＰＵ
２及び演算回路３と、制御対象ユニット１０内の演算回
路１２、ＩＯ制御回路１４及びＩＯ１５との対応関係に
注目した場合の要部回路構成を示すブロック図に基づい
て、ＩＯ制御回路１４及びＩＯ１５の動作について説明
する。

【００５９】図４において、ＣＰＵ２から出力された制
御対象ユニット１０に対する送信データは、データバス
３２を介して自己の演算回路３にも入力され、演算回路
３内のパリティジェネレータ３ａにより送信データのパ
リティ演算が行われ、そのパリティ演算結果がレジスタ
３ｂにラッチされる。また、制御対象ユニット１０内で
は、ＣＰＵ２から送信された受信データは、バッファ１
１及びデータバス３２を介して演算回路１２に入力さ
れ、演算回路１２内のパリティジェネレータ１２ａによ
り受信データのパリティ演算が行われ、そのパリティ演
算結果がレジスタ１２ｂにラッチされる。

【００６０】演算回路３内のレジスタ３ｂでラッチされ
た送信データのパリティ演算結果と、演算回路１２内の
レジスタ１２ａでラッチされた受信データのパリティ演
算結果と、はＣＰＵ２から入力されるラッチ信号により
所定期間ラッチされた後、出力タイミングを図ってそれ
ぞれＩＯ制御回路１４に出力される。

【００６１】ＩＯ制御回路１４では、自己の演算回路１
２から比較器１４ａに入力される受信データのパリティ
演算結果（Ａ）と、制御ユニット１内の演算回路３から
比較器１４ａに入力される送信データのパリティ演算結
果（Ｂ）と、が比較される。送信データと受信データ
は、伝送過程に異常がなければ同一のビット列であるた
め、送信データのパリティ演算結果と受信データのパリ
ティ演算結果はともに“０”または“１”となり、比較
器１４ａからＯＲゲート１４ｂへの出力は“０”とな
る。もし、伝送過程に異常が発生し、送信データのパリ
ティ演算結果と受信データのパリティ演算結果が異なる
場合は、比較器１４ａからＯＲゲート１４ｂへの出力は
“０”から“１”に変化する。

【００６２】このため、ＯＲゲート１４ｂでは、比較器
１４ａから入力される比較結果の出力が“０”の場合
は、制御ユニット１内のＣＰＵ２から入力されるＷＲ信
号がそのままＩＯ１５に出力され、比較器１４ａから入
力される比較結果の出力が“１”の場合は、そのＩＯ１
５への出力は「１（“Ｈｉ”）」に固定される。

【００６３】ＩＯ１５では、データバス３２を介してＣ
ＰＵ２から受信したデータが、ＩＯ１５の外部に接続さ
れる図示しない制御対象機器に出力されて、その制御対
象機器との間で各種データを授受されるが、ＩＯ制御回
路１４からＷＲ信号が入力されている場合に、そのデー
タの授受機能が有効となる。しかし、異なった受信デー
タが受信された場合はＷＲ信号がＩＯ１５に入力されな
いため、ＩＯ１５内で誤った受信データは破棄されるこ
とになる。

【００６４】以上のように、本実施の形態におけるデー
タ処理システムでは、制御ユニット１内のＣＰＵ２で
は、ソフト処理により制御対象ユニット１０との間のデ
ータ送受信に異常が発生したことを検出する場合よりも
速く、ハード構成により制御対象ユニット１０との間の
データ送受信に発生する異常を直ちに検出することがで
き、ＣＰＵ２はデータ送受信の異常に直ちに対応するこ
とが可能となり、データ処理システムの信頼性を向上さ
せることができる。また、ＣＰＵ２の処理速度に左右さ
れることなく制御対象ユニット１０間では、本来のデー
タ伝送能力さ発揮せることが可能となる。

【００６５】なお、上記実施の形態のデータ処理システ
ムでは、制御ユニット１と制御対象ユニット１０と、１
ユニットずつがＣＰＵバス３０に接続された場合を示し
たが、その接続されるユニット数は、ＣＰＵバス３０に
接続可能な範囲内であれば特に限定されるものではな
い。また、上記制御ユニット１内、及び制御対象ユニッ
ト１０内における各回路動作に係る信号の論理設定に関
しても、そのデータ処理機能に応じて変更しても良く、
本発明の適用は制限されるものではない。

【００６６】

【発明の効果】請求項１記載の発明のデータ処理システ
ムによれば、制御ユニット内のＣＰＵでは、ソフト処理
により制御対象ユニットとの間のデータ送受信に異常が
発生したことを検出する場合よりも速く、ハード構成に
より制御対象ユニットとの間のデータ送受信に発生する
異常を直ちに検出することができ、ＣＰＵはデータ送受
信の異常に直ちに対応することが可能となり、データ処
理システムの信頼性を向上させることができる。また、
ＣＰＵの処理速度に左右されることなく制御対象ユニッ
ト間では、本来のデータ伝送能力を発揮せることが可能
となる。

【００６７】請求項２記載の発明のデータ処理システム
によれば、制御ユニット内のＣＰＵでは、ソフト処理に
より制御対象ユニットが抜かれたことを検出する場合よ
りも速く、ハード構成により制御対象ユニットが抜かれ
たことの異常を直ちに検出することができ、受信データ
の誤検出を回避することができる。その結果、データ処
理システムの信頼性を向上させることができる。

【００６８】請求項３記載の発明のデータ処理システム
によれば、アドレスバスを介してユニット間で送受信さ
れるアドレスデータのパリティ演算結果の検出結果を強
制的に不一致とさせて、制御ユニットのＣＰＵにアドレ
スデータ送受信の異常を認識させることができるととも
に、制御対象ユニット内部のデコーダ回路でアドレスデ
ータを破棄させることができ、制御対象ユニットにおけ
る誤動作を回避することができる。その結果、データ処
理システムの信頼性を更に向上させることができる。

【００６９】請求項４記載の発明のデータ処理システム
によれば、データバスを介してユニット間で送受信され
る各種データのパリティ演算結果の検出結果を強制的に
不一致とさせて、制御ユニットのＣＰＵにデータ送受信
の異常を認識させることができるとともに、制御対象ユ
ニット内部のＩＯ制御回路で受信データを破棄させるこ
とができ、制御対象ユニットにおける誤動作を回避する
ことができる。その結果、データ処理システムの信頼性
を更に向上させることができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態におけるデータ
処理システムの全体の要部回路構成を示すブロック図で
ある。

【図２】図１において、制御ユニット１内のＣＰＵ２、
演算回路３及び検出回路４と、制御対象ユニット１０内
の演算回路１２との対応関係に注目した場合の要部回路
構成を示すブロック図である。

【図３】図１において、制御ユニット１内のＣＰＵ２及
び演算回路３と、制御対象ユニット１０内の演算回路１
２及びデコーダ回路１３との対応関係に注目した場合の
要部回路構成を示すブロック図である。

【図４】図１において、制御ユニット１内のＣＰＵ２及
び演算回路３と、制御対象ユニット１０内の演算回路１
２、ＩＯ制御回路１４及びＩＯ１５との対応関係に注目
した場合の要部回路構成を示すブロック図である。

【図５】従来のデータ処理システムの要部回路構成を示
すブロック図である。

【符号の説明】

１制御ユニット２ＣＰＵ３演算回路４検出回路５ａ、５ｂ抵抗器１０制御対象ユニット１１バッファ１２演算回路１３デコーダ回路１４ＩＯ制御回路１５ＩＯ１６ａ〜１６ｃ抵抗器３０ＣＰＵバス３１アドレスバス３２データバス４０ａ制御ライン４０ｂ〜４０ｄ信号ライン５０ａ、５０ｂ信号ライン

Claims

【特許請求の範囲】

【請求項１】複数の制御対象ユニットと少なくとも１つ
の制御ユニットとが共通バスに接続され、該制御ユニッ
トはＣＰＵを備え、該ＣＰＵは、その共通バスを使用し
て各制御対象ユニット相互間における各種データの送受
信を制御するデータ処理システムにおいて、前記制御ユニット及び前記各制御対象ユニットは、前記ＣＰＵにより前記共通バスを介して該各ユニット間
で送受信される前記各種データをパリティ演算する演算
回路をそれぞれ備え、前記制御ユニットは、自己の演算回路で演算されたパリティ演算結果と、前記
各制御対象ユニット内の演算回路で演算されたパリティ
演算結果と、が一致か不一致かを検出し、この検出結果
を前記ＣＰＵに出力する検出回路と、を更に備え、前記ＣＰＵは、前記検出回路から入力される検出結果が
不一致である場合に、前記制御対象ユニットに対するデ
ータの送受信に異常が発生したことを認識することを特
徴とするデータ処理システム。
【請求項２】前記検出回路は、前記各制御対象ユニット内の演算回路で演算された各種
データのパリティ演算結果を示す信号が入力される信号
ライン上に、この信号ラインの電位を固定する抵抗器を
接続し、前記データ送受信中に前記共通バスに接続された前記制
御対象ユニットが外されて前記信号ラインが開放された
場合、前記抵抗器により当該信号ラインの電位を固定
し、自己の前記演算回路によるパリティ演算結果との検
出結果を強制的に不一致にさせて、前記ＣＰＵに異常を
検出させることを特徴とする請求項１記載のデータ処理
システム。
【請求項３】前記共通バスは、少なくともアドレスバス
を含んで構成され、前記制御ユニット内のＣＰＵは、このアドレスバスを介
して前記各制御対象ユニットに対してアドレスデータを
送出し、当該制御ユニット内の前記演算回路は、当該ＣＰＵから
アドレスバスを介して送出されるアドレスデータをパリ
ティ演算し、前記制御対象ユニットは、自己の前記演算回路により前記ＣＰＵからアドレスバス
を介して送出されるアドレスデータをパリティ演算し、前記制御ユニット内の演算回路により演算されたパリテ
ィ演算結果と、自己の演算回路で演算されたパリティ演
算結果と、が一致か不一致かを検出し、不一致を検出し
た場合に、当該アドレスデータを破棄するデコーダ回路
を更に備えたことを特徴とする請求項１あるいは２記載
のデータ処理システム。
【請求項４】前記共通バスは、少なくともデータバスを
含んで構成され、前記制御対象ユニット内のＣＰＵは、このデータバスを
介して前記各制御対象ユニットに対して前記各種データ
を送受信し、当該制御ユニット内の前記演算回路は、当該ＣＰＵによ
りデータバスを介して送受信される各種データをパリテ
ィ演算し、前記制御対象ユニットは、自己の前記演算回路により前記ＣＰＵからデータバスを
介して送受信される各種データをパリティ演算し、前記制御ユニット内の演算回路により演算されたパリテ
ィ演算結果と、自己の演算回路で演算されたパリティ演
算結果と、が一致か不一致かを検出し、不一致を検出し
た場合に、当該データを破棄するＩＯ制御回路を更に備
えたことを特徴とする請求項１、２あるいは３記載のデ
ータ処理システム。