JPH0535616A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH0535616A JPH0535616A JP3214380A JP21438091A JPH0535616A JP H0535616 A JPH0535616 A JP H0535616A JP 3214380 A JP3214380 A JP 3214380A JP 21438091 A JP21438091 A JP 21438091A JP H0535616 A JPH0535616 A JP H0535616A
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- Japan
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- data
- error
- bus
- buffer
- cpu
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Abstract
(57)【要約】
【目的】 上位装置であるＣＰＵとこれにより制御され
るハードウェアとの間のデータ転送をバスにて行うシス
テムにおいて、バスエラー発生を正しく検出し、バスエ
ラー発生時に誤ったデータをハードウェア側へ取込まな
いようにする。 【構成】 ＣＰＵ側でパリティ符号とＣＲＣ符号とを付
加してデータをバス１０に転送する。受信側でパリティ
チェック回路４２とＣＲＣチェック回路４３でエラーチ
ェックを行う。少くとも一方にエラーが検出されると、
応答送信回路４６によりエラー報告をＣＰＵへ行う。こ
の間の転送データはバッファ４５に一時格納しておく。
エラー発生がなければ、始めてバッファ４５からデータ
を読出し処理すると同時に、次の転送データをバッファ
４５内の他の領域に格納し、前と同じエラーチェックを
行う。
るハードウェアとの間のデータ転送をバスにて行うシス
テムにおいて、バスエラー発生を正しく検出し、バスエ
ラー発生時に誤ったデータをハードウェア側へ取込まな
いようにする。 【構成】 ＣＰＵ側でパリティ符号とＣＲＣ符号とを付
加してデータをバス１０に転送する。受信側でパリティ
チェック回路４２とＣＲＣチェック回路４３でエラーチ
ェックを行う。少くとも一方にエラーが検出されると、
応答送信回路４６によりエラー報告をＣＰＵへ行う。こ
の間の転送データはバッファ４５に一時格納しておく。
エラー発生がなければ、始めてバッファ４５からデータ
を読出し処理すると同時に、次の転送データをバッファ
４５内の他の領域に格納し、前と同じエラーチェックを
行う。
Description
【０００１】
【技術分野】本発明はデータ転送システムに関し、特に
ＣＰＵを含む上位装置側から下位装置側に高速バスを介
してデータを転送する際のデータ転送制御方式に関する
ものである。
ＣＰＵを含む上位装置側から下位装置側に高速バスを介
してデータを転送する際のデータ転送制御方式に関する
ものである。
【０００２】
【従来技術】プログラムを実行するためのＣＰＵ側と、
各種装置の制御を行うハードウェア側との間を高速にデ
ータ転送するために、高速バスが用いられる。
各種装置の制御を行うハードウェア側との間を高速にデ
ータ転送するために、高速バスが用いられる。
【０００３】この高速バスのデータ転送では、パリティ
ビットを付加することによってバスの誤り検出を可能に
し、ハードウェア側での受信データの誤りを検出するよ
うになっている。
ビットを付加することによってバスの誤り検出を可能に
し、ハードウェア側での受信データの誤りを検出するよ
うになっている。
【０００４】この様なＣＰＵからハードェアへのデータ
転送方式では、パリティチェックによるエラーチェック
を行っているので、データ転送中に偶数ビットの誤りが
生じたときには誤り検出ができず、システムとしてはデ
ータが正常なものとして認識し、よって誤ったデータを
処理してしまい、装置の誤動作を生ずる。
転送方式では、パリティチェックによるエラーチェック
を行っているので、データ転送中に偶数ビットの誤りが
生じたときには誤り検出ができず、システムとしてはデ
ータが正常なものとして認識し、よって誤ったデータを
処理してしまい、装置の誤動作を生ずる。
【０００５】また、奇数ビットに誤りが生じた場合、エ
ラーが発生したことは認識されるが、誤りが検出された
ときには既にハードウェアはデータを取込んでおり、結
果的にこれまた装置の誤動作を生ずることになる。
ラーが発生したことは認識されるが、誤りが検出された
ときには既にハードウェアはデータを取込んでおり、結
果的にこれまた装置の誤動作を生ずることになる。
【０００６】そこで、エラー発生時に受信データの取込
みを禁止するような機能を付加する方式もあるが、誤り
の検出とその検出結果による制御のために時間がかか
り、高速バスの高速性が損われるという欠点がある。
みを禁止するような機能を付加する方式もあるが、誤り
の検出とその検出結果による制御のために時間がかか
り、高速バスの高速性が損われるという欠点がある。
【０００７】
【発明の目的】本発明の目的は、バスエラーを正確に検
出して装置の誤動作をなくすようにしたデータ転送シス
テムを提供することである。
出して装置の誤動作をなくすようにしたデータ転送シス
テムを提供することである。
【０００８】
【発明の構成】本発明によれば、上位装置からの転送デ
ータをバスを介して受信側で受信するようにしたデータ
転送システムであって、前記上位装置側において、前記
転送データにエラー検出用符号を付加して送出する手段
を設け、前記受信側において、受信データに関するエラ
ーチェックを前記エラー検出用符号を用いて行う手段
と、前記受信データを一時蓄えるバッファ手段と、前記
受信データに関するエラーの有無を前記上位装置へ報告
する手段と、前記受信データにエラーがないとき、前記
バッファの蓄積データを読出す読出し手段とを設けたこ
とを特徴とするデータ転送システムが得られる。
ータをバスを介して受信側で受信するようにしたデータ
転送システムであって、前記上位装置側において、前記
転送データにエラー検出用符号を付加して送出する手段
を設け、前記受信側において、受信データに関するエラ
ーチェックを前記エラー検出用符号を用いて行う手段
と、前記受信データを一時蓄えるバッファ手段と、前記
受信データに関するエラーの有無を前記上位装置へ報告
する手段と、前記受信データにエラーがないとき、前記
バッファの蓄積データを読出す読出し手段とを設けたこ
とを特徴とするデータ転送システムが得られる。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳述す
る。
る。
【００１０】先ず、図２を参照すると、本発明が適用さ
れるデータ転送システムの概略システム図である。上位
装置であるＣＰＵ１はバス制御回路３を介して高速バス
１０に転送データを送出する。受信側のハードウェア２
はこのバス１０からのデータをバス制御回路４を介して
取込み処理する。
れるデータ転送システムの概略システム図である。上位
装置であるＣＰＵ１はバス制御回路３を介して高速バス
１０に転送データを送出する。受信側のハードウェア２
はこのバス１０からのデータをバス制御回路４を介して
取込み処理する。
【００１１】ＣＰＵ１からの転送データはバス制御回路
３においてバリティ符号及びＣＲＣ符号の両エラー検出
符号が付加されてバス１０へ送出される。
３においてバリティ符号及びＣＲＣ符号の両エラー検出
符号が付加されてバス１０へ送出される。
【００１２】図１は本発明の実施例のバス制御回路４の
詳細を示すブロック図である。バスインタフェース４１
はバス１０に対するデータの授受を行うものであり、パ
リティチェック回路４２は受信データのパリティチェッ
クを行い、ＣＲＣチェック回路４３は受信データのＣＲ
Ｃチェックを行う。
詳細を示すブロック図である。バスインタフェース４１
はバス１０に対するデータの授受を行うものであり、パ
リティチェック回路４２は受信データのパリティチェッ
クを行い、ＣＲＣチェック回路４３は受信データのＣＲ
Ｃチェックを行う。
【００１３】オア回路４４はこれ等両チェック結果の少
くとも１つにエラーが検出されたとき、その旨を応答送
信回路４６及び送受信制御回路４７へ報告する。
くとも１つにエラーが検出されたとき、その旨を応答送
信回路４６及び送受信制御回路４７へ報告する。
【００１４】バッファ４５は転送データを一時蓄えるも
ので、本例では２回分の転送データを蓄え得るようにな
っている。
ので、本例では２回分の転送データを蓄え得るようにな
っている。
【００１５】応答送信回路４６は転送データのエラーチ
ェックの結果をＣＰＵ側へ報告するものであり、送受信
制御回路４７はエラーチェック結果が「良（ＯＫ）」を
示すものであれば、バッファ４５内のデータをハードウ
ェア側へ送出すべく読出し、次の転送データをバッファ
４５へ格納するよう制御するものである。
ェックの結果をＣＰＵ側へ報告するものであり、送受信
制御回路４７はエラーチェック結果が「良（ＯＫ）」を
示すものであれば、バッファ４５内のデータをハードウ
ェア側へ送出すべく読出し、次の転送データをバッファ
４５へ格納するよう制御するものである。
【００１６】図３はデータ受信時の制御シーケンスを示
す図であり、（Ａ）はバス上でパリティエラーが発生し
たときのもの、（Ｂ）はＣＲＣエラーが発生したときの
もの、（Ｃ）はデータが正常に転送されたときのものを
夫々示している。
す図であり、（Ａ）はバス上でパリティエラーが発生し
たときのもの、（Ｂ）はＣＲＣエラーが発生したときの
もの、（Ｃ）はデータが正常に転送されたときのものを
夫々示している。
【００１７】ＣＰＵ１からハードウェア２にデータ転送
を開始するとき、ＣＰＵ側ではバス制御回路３において
パリティビット及びＣＲＣ符号の付加を行ってバス１０
へデータ転送をなす。ハードウェアカード側では転送さ
れてきたデータを受信する時、パリティビットのチェッ
クを行う。
を開始するとき、ＣＰＵ側ではバス制御回路３において
パリティビット及びＣＲＣ符号の付加を行ってバス１０
へデータ転送をなす。ハードウェアカード側では転送さ
れてきたデータを受信する時、パリティビットのチェッ
クを行う。
【００１８】パリティビットに誤りが検出されたとき、
バスからのデータの受信を停止し、ＣＰＵに誤り発生の
通知を転送する準備を行い、ＣＰＵからのデータ転送が
終了するのを待つ。ＣＰＵからのデータ転送が終了した
時点で、バス制御回路４からＣＰＵへ誤り発生通知が転
送される。
バスからのデータの受信を停止し、ＣＰＵに誤り発生の
通知を転送する準備を行い、ＣＰＵからのデータ転送が
終了するのを待つ。ＣＰＵからのデータ転送が終了した
時点で、バス制御回路４からＣＰＵへ誤り発生通知が転
送される。
【００１９】次に、パリティビットが全て正しい場合、
バス制御回路内のバッファにデータを格納すると同時に
転送されてくるデータのＣＲＣのチェックを行う。ＣＰ
Ｕからのデータ転送が終了した時点でＣＲＣの値が正し
いかどうかを判断する。正しくない場合には、パリティ
誤り発生時と同様に誤り発生通知をＣＰＵへ転送する。
全て正しい場合には、正常受取通知をＣＰＵへ転送す
る。
バス制御回路内のバッファにデータを格納すると同時に
転送されてくるデータのＣＲＣのチェックを行う。ＣＰ
Ｕからのデータ転送が終了した時点でＣＲＣの値が正し
いかどうかを判断する。正しくない場合には、パリティ
誤り発生時と同様に誤り発生通知をＣＰＵへ転送する。
全て正しい場合には、正常受取通知をＣＰＵへ転送す
る。
【００２０】その後、バッファ内のデータを読出してハ
ードウェアに送出する。この時、次のデータを受信でき
るようにバッファの切替えが行われる。
ードウェアに送出する。この時、次のデータを受信でき
るようにバッファの切替えが行われる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵとハードウェアのデータ転送方式において、バッ
ファとＣＲＣチェック機能を追加することにより、デー
タ転送中の誤りを検出することができ、かつその誤りが
発生したときにはハードウェアへのデータの送出は行わ
ないので、ハードウェア制御で誤ったデータを処理する
ことがなくなり、そのことによる装置の誤動作を防止す
ることが可能となると共に、一度高速にバッファにデー
タを転送するためバスの高速化を容易に行うことが可能
となるという効果がある。
ＣＰＵとハードウェアのデータ転送方式において、バッ
ファとＣＲＣチェック機能を追加することにより、デー
タ転送中の誤りを検出することができ、かつその誤りが
発生したときにはハードウェアへのデータの送出は行わ
ないので、ハードウェア制御で誤ったデータを処理する
ことがなくなり、そのことによる装置の誤動作を防止す
ることが可能となると共に、一度高速にバッファにデー
タを転送するためバスの高速化を容易に行うことが可能
となるという効果がある。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明が適用されるシステムの概略図である。
【図３】本発明の動作を示すシーケンス図である。
１ ＣＰＵ
２ ハードウェア
３，４ バス制御回路
１０ バス
４２ パリティチェック回路
４３ ＣＲＣチェック回路
４５ バッファ
４６ 応答送信回路
４７ 送受信制御回路
Claims (2)
- 【請求項１】 上位装置からの転送データをバスを介し
て受信側で受信するようにしたデータ転送システムであ
って、前記上位装置側において、前記転送データにエラ
ー検出用符号を付加して送出する手段を設け、前記受信
側において、受信データに関するエラーチェックを前記
エラー検出用符号を用いて行う手段と、前記受信データ
を一時蓄えるバッファ手段と、前記受信データに関する
エラーの有無を前記上位装置へ報告する手段と、前記受
信データにエラーがないとき、前記バッファの蓄積デー
タを読出す読出し手段とを設けたことを特徴とするデー
タ転送システム。 - 【請求項２】 前記エラー検出用符号はパリティチェッ
クビット及びＣＲＣ符号であり、前記読出し手段は前記
パリティチェックビットによるパリティチェック及びＣ
ＲＣ符号によりＣＲＣチェックの両チェックによりエラ
ーが検出されないときに、前記バッファを読出すように
したことを特徴とする請求項１記載のデータ転送システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214380A JPH0535616A (ja) | 1991-07-31 | 1991-07-31 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214380A JPH0535616A (ja) | 1991-07-31 | 1991-07-31 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535616A true JPH0535616A (ja) | 1993-02-12 |
Family
ID=16654830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214380A Pending JPH0535616A (ja) | 1991-07-31 | 1991-07-31 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535616A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| KR100449693B1 (ko) * | 1997-01-29 | 2004-10-14 | 삼성전자주식회사 | Cpu내의쓰기버퍼데이터보존장치및그방법 |
| US6816993B1 (en) * | 1998-11-25 | 2004-11-09 | Canon Kabushiki Kaisha | Control method of electronic device controllable from external control apparatus by communication |
| JP2006260273A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | サブシステムモジュール、情報処理装置およびサブシステムモジュールにおけるデータ転送方法 |
| CN114978417A (zh) * | 2022-03-29 | 2022-08-30 | 浙江大学 | 一种基于两路blvds总线的数据通信校验方法及系统 |
-
1991
- 1991-07-31 JP JP3214380A patent/JPH0535616A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| KR100449693B1 (ko) * | 1997-01-29 | 2004-10-14 | 삼성전자주식회사 | Cpu내의쓰기버퍼데이터보존장치및그방법 |
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| JP2006260273A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | サブシステムモジュール、情報処理装置およびサブシステムモジュールにおけるデータ転送方法 |
| JP4589768B2 (ja) * | 2005-03-17 | 2010-12-01 | 株式会社リコー | 情報処理装置 |
| CN114978417A (zh) * | 2022-03-29 | 2022-08-30 | 浙江大学 | 一种基于两路blvds总线的数据通信校验方法及系统 |
| CN114978417B (zh) * | 2022-03-29 | 2023-12-19 | 浙江大学 | 一种基于两路blvds总线的数据通信校验方法及系统 |
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