JPH05108385A - エラー訂正回路診断方式 - Google Patents
エラー訂正回路診断方式Info
- Publication number
- JPH05108385A JPH05108385A JP3265943A JP26594391A JPH05108385A JP H05108385 A JPH05108385 A JP H05108385A JP 3265943 A JP3265943 A JP 3265943A JP 26594391 A JP26594391 A JP 26594391A JP H05108385 A JPH05108385 A JP H05108385A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- error
- data
- circuit
- correction circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明は情報記憶再生装置における情報再生時
のエラー訂正及び検出回路の正常性診断を通常動作と並
行して実行することによりエラー訂正回路の故障に即時
に対応してエラー訂正システム全体の信頼性を向上させ
ること。 【構成】エラー訂正符号生成回路１２、メモリ１３、エ
ラー発生判定回路１４、エラー訂正回路１５から成る、
Ｎビット以内のエラー訂正が可能なエラー訂正システム
においてはリードデータ２４中に訂正可能エラーが発生
した場合はこれを訂正して正常データ２８を出力し、訂
正不可能エラーが発生した場合はエラー検出信号２７を
発行する。本発明ではこれにエラー訂正回路チェック回
路１７を追加しエラー訂正前リードデータ２４、エラー
訂正後リードデータ２８を受けて両者の間で相異なるビ
ット数を求め設定値と比較してＭ≦Ｎであるか否かを判
定する。
のエラー訂正及び検出回路の正常性診断を通常動作と並
行して実行することによりエラー訂正回路の故障に即時
に対応してエラー訂正システム全体の信頼性を向上させ
ること。 【構成】エラー訂正符号生成回路１２、メモリ１３、エ
ラー発生判定回路１４、エラー訂正回路１５から成る、
Ｎビット以内のエラー訂正が可能なエラー訂正システム
においてはリードデータ２４中に訂正可能エラーが発生
した場合はこれを訂正して正常データ２８を出力し、訂
正不可能エラーが発生した場合はエラー検出信号２７を
発行する。本発明ではこれにエラー訂正回路チェック回
路１７を追加しエラー訂正前リードデータ２４、エラー
訂正後リードデータ２８を受けて両者の間で相異なるビ
ット数を求め設定値と比較してＭ≦Ｎであるか否かを判
定する。
Description
【０００１】
【産業上の利用分野】本発明は情報記憶再生装置におけ
る情報再生時のエラー訂正及び検出回路に関し、より詳
しくはエラー訂正回路の診断方式に関するものである。
る情報再生時のエラー訂正及び検出回路に関し、より詳
しくはエラー訂正回路の診断方式に関するものである。
【０００２】
【従来の技術】従来までの情報記憶再生装置ではライト
データよりエラー訂正符号を生成しこれをデータに付加
しメモリへ書き込む。再生時データ及びエラー訂正符号
をメモリから読み出しエラー発生判定回路へ入力し判定
の結果エラーが発生した場合リードデータ中にエラーが
発生したか否かを判定する。後段のエラー訂正回路によ
り訂正可能なエラーである場合にはリードデータ中のエ
ラーを訂正し正常データに変更する。訂正不可能なエラ
ーである場合にはエラー検出信号を発行する。このよう
にエラー訂正符号生成回路とエラー発生判定回路とエラ
ー訂正回路とで構成されるエラー訂正システムはデータ
のメモリからのリード時に種々の要因（バスへのノイズ
混入、ＲＡＭのソフトエラー等）によりリードデータに
発生したエラーを検出し、エラー訂正後処理を続行する
かあるいはデータリード後の処理を停止し、情報記憶再
生装置全体としての信頼性の向上を図っている。
データよりエラー訂正符号を生成しこれをデータに付加
しメモリへ書き込む。再生時データ及びエラー訂正符号
をメモリから読み出しエラー発生判定回路へ入力し判定
の結果エラーが発生した場合リードデータ中にエラーが
発生したか否かを判定する。後段のエラー訂正回路によ
り訂正可能なエラーである場合にはリードデータ中のエ
ラーを訂正し正常データに変更する。訂正不可能なエラ
ーである場合にはエラー検出信号を発行する。このよう
にエラー訂正符号生成回路とエラー発生判定回路とエラ
ー訂正回路とで構成されるエラー訂正システムはデータ
のメモリからのリード時に種々の要因（バスへのノイズ
混入、ＲＡＭのソフトエラー等）によりリードデータに
発生したエラーを検出し、エラー訂正後処理を続行する
かあるいはデータリード後の処理を停止し、情報記憶再
生装置全体としての信頼性の向上を図っている。
【０００３】本システムにおいては前述した回路群にお
ける故障を早期に検出する必要があり、エラー発生箇所
の特定方法としては公知例として「特開昭６４−５７３
４３」があった。
ける故障を早期に検出する必要があり、エラー発生箇所
の特定方法としては公知例として「特開昭６４−５７３
４３」があった。
【０００４】
【発明が解決しようとする課題】かかる従来の情報記憶
再生装置においてはエラー発生判定回路より訂正可能エ
ラー検出信号が発行された場合にはエラー訂正動作が実
行されデータ処理を続行するが、エラー訂正回路の正常
性をエラー訂正動作と並行して確認する手段は存在せず
仮りにエラー訂正回路に故障が発生し訂正後データ中に
なおエラーが存在していてもこれを認識することが不可
能であった。エラーを含んだままのデータを正常データ
であると誤認識してデータリード後の処理を続行するこ
とはエラー訂正回路の目的に根本的に合致せず大きな問
題となっていた。
再生装置においてはエラー発生判定回路より訂正可能エ
ラー検出信号が発行された場合にはエラー訂正動作が実
行されデータ処理を続行するが、エラー訂正回路の正常
性をエラー訂正動作と並行して確認する手段は存在せず
仮りにエラー訂正回路に故障が発生し訂正後データ中に
なおエラーが存在していてもこれを認識することが不可
能であった。エラーを含んだままのデータを正常データ
であると誤認識してデータリード後の処理を続行するこ
とはエラー訂正回路の目的に根本的に合致せず大きな問
題となっていた。
【０００５】また従来エラー発生個所の特定には情報記
憶再生装置の動作モードをエラー訂正及び検出回路のテ
ストモードへ切り替えることが必要であり通常動作と並
行してエラー訂正回路の正常性を確認することは困難で
あった。
憶再生装置の動作モードをエラー訂正及び検出回路のテ
ストモードへ切り替えることが必要であり通常動作と並
行してエラー訂正回路の正常性を確認することは困難で
あった。
【０００６】また公知例として挙げた「特開昭６４−５
７３４３」は１６ビットデータを８ビット毎に２分割し
たエラー訂正回路に限定した診断方法でありその適用範
囲は極めて狭いという問題点があった。
７３４３」は１６ビットデータを８ビット毎に２分割し
たエラー訂正回路に限定した診断方法でありその適用範
囲は極めて狭いという問題点があった。
【０００７】本発明の目的は通常のエラー訂正動作と並
行してエラー訂正回路の正常性を判断する方法をデータ
のビット数やエラー訂正方法に由らずに実現することに
ある。
行してエラー訂正回路の正常性を判断する方法をデータ
のビット数やエラー訂正方法に由らずに実現することに
ある。
【０００８】
【課題を解決するための手段】本発明はメモリからリー
ド直後のデータとエラー訂正回路通過後のデータとエラ
ー発生判定回路の出力である訂正可能エラー検出信号と
を入力としてエラー訂正回路とは並列に設けたデータ比
較回路により通常のエラー訂正動作と同時にエラー訂正
回路の正常性を確認することを特徴とするものである。
ド直後のデータとエラー訂正回路通過後のデータとエラ
ー発生判定回路の出力である訂正可能エラー検出信号と
を入力としてエラー訂正回路とは並列に設けたデータ比
較回路により通常のエラー訂正動作と同時にエラー訂正
回路の正常性を確認することを特徴とするものである。
【０００９】
【作用】エラー訂正回路の正常性を通常動作時に確認す
ることが可能になりエラー訂正回路の故障に対して即時
に対応することができる。従って情報記憶再生装置のデ
ータリード動作の信頼度を向上させることが可能にな
る。
ることが可能になりエラー訂正回路の故障に対して即時
に対応することができる。従って情報記憶再生装置のデ
ータリード動作の信頼度を向上させることが可能にな
る。
【００１０】
【実施例】以下に本発明を図面により説明する。図１は
本発明の一実施例を示すブロック図である。図２は図１
中のエラー訂正回路チェック回路の詳細なブロック図で
ある。
本発明の一実施例を示すブロック図である。図２は図１
中のエラー訂正回路チェック回路の詳細なブロック図で
ある。
【００１１】図１が示すシステムはライトデータレジス
タ１１、エラー訂正符号生成回路１２、メモリ１３、エ
ラー発生判定回路１４、エラー訂正回路１５、エラー訂
正回路チェック回路１７、リードデータレジスタ１６に
より構成される。
タ１１、エラー訂正符号生成回路１２、メモリ１３、エ
ラー発生判定回路１４、エラー訂正回路１５、エラー訂
正回路チェック回路１７、リードデータレジスタ１６に
より構成される。
【００１２】図２においてエラー訂正前リードデータレ
ジスタ３１、エラー訂正後リードデータレジスタ３２、
データ比較器３３、エラー訂正回路判定器３４から構成
される。以下順に従い動作を説明する。
ジスタ３１、エラー訂正後リードデータレジスタ３２、
データ比較器３３、エラー訂正回路判定器３４から構成
される。以下順に従い動作を説明する。
【００１３】エラー訂正符号生成回路１２はライトデー
タ２１を受けてエラー訂正符号２２をメモリ１３へ出力
する。データリード時にエラー発生判定回路１４はリー
ドエラー訂正符号２３とエラー訂正前リードデータ２４
とを受けてシンドロームを生成しこれによりエラー訂正
前リードデータ中にエラーが存在するか否かを判定す
る。発生したエラーが後段のエラー訂正回路１５により
訂正可能である場合にはエラー訂正回路１５はシンドロ
ーム２５、エラー訂正前リードデータ２６、訂正可能エ
ラー検出信号２７を受けてデータ中のエラーを訂正しエ
ラー訂正後リードデータ２８を出力する。
タ２１を受けてエラー訂正符号２２をメモリ１３へ出力
する。データリード時にエラー発生判定回路１４はリー
ドエラー訂正符号２３とエラー訂正前リードデータ２４
とを受けてシンドロームを生成しこれによりエラー訂正
前リードデータ中にエラーが存在するか否かを判定す
る。発生したエラーが後段のエラー訂正回路１５により
訂正可能である場合にはエラー訂正回路１５はシンドロ
ーム２５、エラー訂正前リードデータ２６、訂正可能エ
ラー検出信号２７を受けてデータ中のエラーを訂正しエ
ラー訂正後リードデータ２８を出力する。
【００１４】この時エラー訂正回路チェック回路１７は
エラー訂正前リードデータ２４とエラー訂正後リードデ
ータ２８と訂正可能エラー検出信号２７とを受けてエラ
ー訂正回路１５の正常性をチェックする。次に図２によ
ってエラー訂正回路チェック回路１７の動作について説
明する。データ比較器３３はエラー訂正前リードデータ
４１とエラー訂正後リードデータ４２とを受けて両者の
間で相異なるデータビットの数Ｍを求める。訂正可能エ
ラー検出信号４６はデータ比較器３３のイネーブル信号
として機能する。訂正可能なエラービット数の最大値Ｎ
はシンドロームパターンを選択することにより決定し、
既知であるのであらかじめエラー訂正回路判定部３４に
設定しておく。エラー訂正回路が正常であるならばエラ
ー訂正前リードデータ４１とエラー訂正後リードデータ
４２との差Ｍの値はＮ以下となるはずである。エラー訂
正回路判定部３４ではＭとＮとを比較しＭ≦Ｎである場
合にはエラー訂正回路は正常であるとして正常報告信号
４４を出力する。Ｍ＞Ｎである場合には異常報告信号４
５を出力する。
エラー訂正前リードデータ２４とエラー訂正後リードデ
ータ２８と訂正可能エラー検出信号２７とを受けてエラ
ー訂正回路１５の正常性をチェックする。次に図２によ
ってエラー訂正回路チェック回路１７の動作について説
明する。データ比較器３３はエラー訂正前リードデータ
４１とエラー訂正後リードデータ４２とを受けて両者の
間で相異なるデータビットの数Ｍを求める。訂正可能エ
ラー検出信号４６はデータ比較器３３のイネーブル信号
として機能する。訂正可能なエラービット数の最大値Ｎ
はシンドロームパターンを選択することにより決定し、
既知であるのであらかじめエラー訂正回路判定部３４に
設定しておく。エラー訂正回路が正常であるならばエラ
ー訂正前リードデータ４１とエラー訂正後リードデータ
４２との差Ｍの値はＮ以下となるはずである。エラー訂
正回路判定部３４ではＭとＮとを比較しＭ≦Ｎである場
合にはエラー訂正回路は正常であるとして正常報告信号
４４を出力する。Ｍ＞Ｎである場合には異常報告信号４
５を出力する。
【００１５】本発明はデータビット数やエラー訂正ビッ
ト数に由らず同様にして適用可能である。
ト数に由らず同様にして適用可能である。
【００１６】
【発明の効果】以上説明したように本発明はエラー訂正
回路の正常性のチェックをエラー訂正システムのテスト
モードではなく通常動作と並行して常時実行できるので
エラー訂正回路に故障があった場合即時に対応できると
いう効果がある。
回路の正常性のチェックをエラー訂正システムのテスト
モードではなく通常動作と並行して常時実行できるので
エラー訂正回路に故障があった場合即時に対応できると
いう効果がある。
【図面の簡単な説明】
【図１】エラー訂正回路診断方式のブロック図である。
【図２】訂正回路チェック回路の詳細内容を示す図であ
る。
る。
１１…ライトデータレジスタ １２…エラー訂正符号生成回路 １３…データ記憶装置 １４…エラー発生判定回路 １５…エラー訂正回路 １６…リードデータレジスタ １７…エラー訂正回路チェック回路 ２１…ライトデータ ２２…ライト・エラー訂正符号 ２３…リード・エラー訂正符号 ２４…エラー訂正前リードデータ ２５…エラー訂正前リードデータ ２６…シンドローム ２７…訂正可能エラー検出信号 ２８…エラー訂正後リードデータ ２９…エラー訂正回路正常報告信号 ３０…エラー訂正回路異常報告信号 ３１…エラー訂正前リードデータレジスタ ３２…エラー訂正後リードデータレジスタ ３３…データ比較器 ３４…エラー訂正回路判定部 ４１…エラー訂正前リードデータ ４２…エラー訂正後リードデータ ４３…データ間相違ビット数 ４４…エラー訂正回路正常報告信号 ４５…エラー訂正回路異常報告信号
Claims (1)
- 【請求項１】エラー訂正のためにデータに付加するエラ
ー訂正符号の生成回路と、該エラー訂正符号を付加した
データを記憶し再生する複数のメモリ素子と、メモリ素
子からのデータ再生の際にデータ中のエラー発生の有無
を判定しエラー発生の場合にはエラーの種類も判別しそ
の結果を報告するエラー発生判定回路と、これより訂正
可能エラー報告信号が発行された場合にリードデータと
シンドロームを受けてデータ中のエラーを訂正し正常デ
ータを出力するエラー訂正回路を有する情報記憶再生装
置において、訂正可能エラー発生時にメモリ素子からリ
ード直後のデータとエラー訂正後のデータとを受けて両
者を比較しエラー訂正回路の正常性を通常動作時に確認
可能とすることを特徴とするエラー訂正回路診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265943A JPH05108385A (ja) | 1991-10-15 | 1991-10-15 | エラー訂正回路診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265943A JPH05108385A (ja) | 1991-10-15 | 1991-10-15 | エラー訂正回路診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108385A true JPH05108385A (ja) | 1993-04-30 |
Family
ID=17424238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265943A Pending JPH05108385A (ja) | 1991-10-15 | 1991-10-15 | エラー訂正回路診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108385A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802666B1 (ko) * | 2004-08-27 | 2008-02-12 | 인피니언 테크놀로지스 아게 | 회로 장치 및 체크 방법 |
| WO2016042751A1 (ja) * | 2014-09-16 | 2016-03-24 | 株式会社デンソー | メモリ診断回路 |
| JP2016066344A (ja) * | 2014-09-16 | 2016-04-28 | 株式会社デンソー | メモリ診断回路 |
-
1991
- 1991-10-15 JP JP3265943A patent/JPH05108385A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802666B1 (ko) * | 2004-08-27 | 2008-02-12 | 인피니언 테크놀로지스 아게 | 회로 장치 및 체크 방법 |
| WO2016042751A1 (ja) * | 2014-09-16 | 2016-03-24 | 株式会社デンソー | メモリ診断回路 |
| JP2016066344A (ja) * | 2014-09-16 | 2016-04-28 | 株式会社デンソー | メモリ診断回路 |
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