JPH038039A

JPH038039A - メモリ固定障害の検出回路

Info

Publication number: JPH038039A
Application number: JP1108905A
Authority: JP
Inventors: Hisashi Ishikawa; 久石川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-27
Filing date: 1989-04-27
Publication date: 1991-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理装置内のメモリ回路に適用されるメ
モリ固定障害検出回路に関するものである。

（従来の技術）一般に、情報処理装置を構成するメモリ回路では、書込
みデータを誤り検出／訂正符号に変換しつつ書込むと共
に、誤り検出／訂正を行いつつデータを読出す構成が採
用される。

また、このようなメモリ回路には、データの書込みに際
し旧データを読出してその一部のみを新データで置き換
えて元のアドレスに書込むという部分書込み機能を有す
るものがある。この部分書込み機能を備えたメモリ回路
では、置き換えのため読出したデータに対しても誤り検
出／訂正が行われる。

このようなメモリ回路は、第２図のブロック図に示すよ
うに、メモリアレイ２１、アドレス制御回路２２、ライ
トデータ制御回路２３、ＥＣＧ回路２４、ＥＣＣ回路２
５、誤り訂正回路２６及び関連の入出力端子２７〜３３
を備えている。上位装置から入力端子２８に部分書込み
のコマンドが発せられると、アドレス入力端子２７に供
給されるアドレスによって指定されたメモリアレイ２１
の所定箇所から旧データが読出され、誤り検出回路２５
で誤り検出が行われたのち、ライトデータ制御回路２３
に転送され、一部が入力端子２９上の書込みデータで置
き換えられたのちＥＣＣ回路２４でチエツクピットが付
加され、メモリアレイ２１に書込まれる。ＥＣＣ回路２
５において読出しデータの訂正可能な誤りが検出される
とその発生位置を示すシンドロームが誤り訂正回路２６
と出力端子３２に出力される。また、誤り発生を通知す
るエラー通知信号が出力端子３１に出力されると共に、
該当のアドレスが出力端子３３上に出力される。出力端
子３１〜３３上に出力される誤り発生のデータは、上位
装置や外部装置に収集される。なお３０はデータ入力端
子である。

この収集された誤りに関するデータは定期的に検査され
、障害発生状況が検査される。このメモリ障害は、雑音
などによって偶発的に発生するソフトエラーと、メモリ
セルや配線の破損などによって生ずる固定障害とがある
。

（発明が解決しようとする課題）上記従来のメモリ回路では、誤りの発生に関する情報を
上位装置や外部装置に収集しているだけでのため、収集
データの解析の際にソフトエラーなのか固定障害なのか
を判別することが困難で固定障害の発生を検出するのに
労力と時間がかかるという問題がある。

（課題を解決するための手段）上記従来技術の課題を解決する本発明に係わるメモリ固
定障害の検出回路は、データの部分書込み又はデータの
読出しに際し訂正可能な誤りが発生した場合には、該当
のアドレスと誤り訂正用のシンドロームとを保持する保
持手段と、この保持対象のアドレスとシンドロームのそ
れぞれを前回保持したものと比較する比較手段と、この
比較結果が共に一致した時にはこのアドレスとジントロ
害の発生を外部に通知する保持・通知手段とを備え、固
定障害の発生を迅速に検出し通知するように構成されて
いる。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例）第１図は、本発明の一実施例に係わるメモリ固定障害の
検出回路の構成を示すブロック図である。

このメモリ固定障害の検出回路は、タイミング調整回路
１、デコーダ２、アドレス保持回路３゜７、シンドロー
ム保持回路４．８、比較回路５６、エラー表示回路９、
論理ゲート１０．１＋。

１２及び関連の入出力端子１３〜１９から構成され、第
２図に示した構成のメモリ回路と上位装置あるいは外部
装置との間に設置されている。

第２図のメモリ回路がアクセスされるたびにこのメモリ
回路から入力端子１３．１４のそれぞれにアクセス先の
アドレスとコマンドが供給され、タイミング調整回路１
において適宜な時間遅延されてアドレス保持回路３とデ
コーダ２に供給される。また、第２図のメモリ回路のＥ
ＣＣ回路２５で誤り訂正可能なエラーが検出されるたび
に、入力端子１５と１６のそれぞれにハイへの立上がり
によって誤り訂正可能なエラーの発生を通知するエラー
通知信号とシンドロームが供給される。

デコーダ２はタイミング調整済みのコマンドをデコード
し、これがデータの部分書込み又は読出しコマンドの場
合だけ２人カアンドゲート１０の一方に連なる出力をハ
イに立上げる。このアンドゲート１０の他方の入力端子
には、タイミング調整済みのエラー通知信号が供給され
る。従って、データの部分書込み又は読出し時に誤り訂
正可能なエラーが発生すると、アンドゲートｌＯの出力
がハイに立上る。このアンドゲート１０のハイ出力によ
って比較回路５と６が起動される。起動された比較回路
５は、タイミング調整回路１から出力中のアドレスと、
アドレス保持回路３に保持中のアドレスとを比較し、−
ｉｌした場合にだけ出力をハイに立上げる。また、比較
回路６は、タイミング調整回路１から出力中のシンドロ
ームと、シンドローム保持回路４に保持中のシンドロー
ムとを比較し、−４した場合にだけ出力をハイに立上げ
る。

比較回路５と６の出力が同時にハイに立上がった場合に
だけアンドゲート１１の出力がハイに立上がり、アドレ
ス保持回路７とシンドローム保持回路８が起動されると
共にエラー表示回路９にハイのエラー通知信号が保持さ
れる。起動されたアドレス保持回路７は前段のアドレス
保持回路３に保持中のアドレスを保持し、シンドローム
端子１７に出力する。また、シンドローム保持回路８は
前段のシンドローム保持回路４に保持中のシンドローム
を保持し出力端子１９に出力する。この後、エラー通知
信号がローに立下がるとタイミング調整回路ｌから出力
中のアドレスとシンドロームとが最新のエラー情報とし
てそれぞれアドレス保持回路３とシンドローム保持回路
４とに保持される。

このように、同一アドレスの同一ビット位置に誤り訂正
可能なエラーが連続して発生した場合には、固定障害と
見做され、このエラー情報がアドレス保持回路７とシン
ドローム保持回路８に保持されると共にエラー表示が行
われる。

（発明の効果）以上詳細に説明したように、本発明に係わるメモリ固定
障害の検出回路は、訂正可能な誤りが発生するたびに前
回保持したアドレスとシンドロームとを比較し、両者の
一致によって同一アドレスの同一ビノド位置にエラーが
連続して発生したことが判明した場合には固定障害と見
做してエラー情報を保存すると共に外部に通知する構成
であるから、ソフトエラーとは別個に固定障害のみを迅
速に検出できるという効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるメモリ固定障害の検
出回路の構成を示すブロック図、第２図は第１図の検出
回路による固定障害の検出対象となるメモリ回路の構成
を示すブロック図である。１・・・タイミング調整回路、２・・・デコーダ、３，
７・・・アドレス保持回路、４．８・・・シンドローム
保持回路、５，６・・・比較回路、９・・・エラー表示
回路。

Claims

【特許請求の範囲】

データの書込みに際し旧データを読出してその一部のみ
を新データで置き換えこれを元のアドレスに書込む部分
書込み機能と、読出しデータの誤り検出／訂正機能とを
有するメモリ回路に発生する固定障害を検出する障害検
出回路であって、前記データの部分書込み又はデータの
読出しに際し訂正可能な誤りが発生した場合には、該当
のアドレスと誤り訂正用のシンドロームとを保持する保
持手段と、この保持対象のアドレスとシンドロームのそ
れぞれを前回保持したものと比較する比較手段と、この
比較手段が共に一致した時にはこのアドレスとシンドロ
ームを固定障害情報として保持すると共に固定障害の発
生を外部に通知する保持・通知手段とを備えたことを特
徴とするメモリ固定障害の検出回路。