JPS6043753A - 故障検出回路 - Google Patents
故障検出回路Info
- Publication number
- JPS6043753A JPS6043753A JP14956483A JP14956483A JPS6043753A JP S6043753 A JPS6043753 A JP S6043753A JP 14956483 A JP14956483 A JP 14956483A JP 14956483 A JP14956483 A JP 14956483A JP S6043753 A JPS6043753 A JP S6043753A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- latch
- latch circuit
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に用いられる故障検出回路に関す
る。
る。
ファクシミリ、ワードプロセラ勺等の情報処理装置に使
用される半導体の技術進歩は急速であり、また市場の拡
大により多柚類の半導体製品が登場している。例えばＦ
ＲＯＭ （プログラマブル・リード・オンリ・メモリ）
等の半導体素子としては、ＩＫＷ（キロワード）ＸＩＢ
ＩＴ（ビット）、４ＫＷｘｌＢＩＴ、ＩＫＷｘ４ＢＩＴ
、２に込ｌＸ８ＢＩＴ等の各行の製品が市販されている
。
用される半導体の技術進歩は急速であり、また市場の拡
大により多柚類の半導体製品が登場している。例えばＦ
ＲＯＭ （プログラマブル・リード・オンリ・メモリ）
等の半導体素子としては、ＩＫＷ（キロワード）ＸＩＢ
ＩＴ（ビット）、４ＫＷｘｌＢＩＴ、ＩＫＷｘ４ＢＩＴ
、２に込ｌＸ８ＢＩＴ等の各行の製品が市販されている
。
ところで一般に情報処理装置では、取り扱うデータの信
頼性を確保するために、処理するデータにパリティピッ
トを付加し、これらのデータに１ビツトの誤りが発生し
た場合の故障検出を行っている。前記した半導体素子を
使用する場合にも、パリティビット専用に半導体素子を
割り当て、ワード単位で故障検出を行っている。
頼性を確保するために、処理するデータにパリティピッ
トを付加し、これらのデータに１ビツトの誤りが発生し
た場合の故障検出を行っている。前記した半導体素子を
使用する場合にも、パリティビット専用に半導体素子を
割り当て、ワード単位で故障検出を行っている。
第１図は一例として、１ワード４ビツトのデータに関し
て故障検出を行うための従来の情報処理装置の要部を表
わしたものである。この装置には、５つのＰＲＯＭ１１
〜１５から成るメモリ装置１６が備えられている。各Ｆ
ＲＯＭＩＩ〜１５にはアドレス情報１７が共通して供給
され、対応するデータがそれぞれ１ビツトずつ出力され
るようになっている。このうち第１〜第４のＰＲＯＭ１
１〜１４から出力される計４ビットのパラレルなデータ
１９〜２２が１この場合の１ワードを構成する。第５の
ｐＲｏＭｘ５から対応して出力される１、ピットのデー
タ２．３はパリティチェック用の付加データである。ラ
ンチ回路２４は、図示しないＣＰＵ （中央処理装置）
がこ、れらワード単位のデータ１９〜２２を取り込むま
でこれらを保持する。
て故障検出を行うための従来の情報処理装置の要部を表
わしたものである。この装置には、５つのＰＲＯＭ１１
〜１５から成るメモリ装置１６が備えられている。各Ｆ
ＲＯＭＩＩ〜１５にはアドレス情報１７が共通して供給
され、対応するデータがそれぞれ１ビツトずつ出力され
るようになっている。このうち第１〜第４のＰＲＯＭ１
１〜１４から出力される計４ビットのパラレルなデータ
１９〜２２が１この場合の１ワードを構成する。第５の
ｐＲｏＭｘ５から対応して出力される１、ピットのデー
タ２．３はパリティチェック用の付加データである。ラ
ンチ回路２４は、図示しないＣＰＵ （中央処理装置）
がこ、れらワード単位のデータ１９〜２２を取り込むま
でこれらを保持する。
さてこの情報処理装置では、メモリ装置１６から出力さ
れた各データ１９〜２２をラッチ回路と並行してチェッ
ク回路２５にも供給している。チェック回路２５にはパ
リティチェック用のデータ２３も供給されており、これ
らの排他的論理和がとられる。チェック回路２５はこの
結果として、データが１ビット誤っている場合、エラー
検出信号２６を出力する。エラーセット回路２７は、ク
ロック信号２８に同期してこのエラー検出信号２６をセ
ット（格納）し、ＣＰＵに受け渡す。
れた各データ１９〜２２をラッチ回路と並行してチェッ
ク回路２５にも供給している。チェック回路２５にはパ
リティチェック用のデータ２３も供給されており、これ
らの排他的論理和がとられる。チェック回路２５はこの
結果として、データが１ビット誤っている場合、エラー
検出信号２６を出力する。エラーセット回路２７は、ク
ロック信号２８に同期してこのエラー検出信号２６をセ
ット（格納）し、ＣＰＵに受け渡す。
このように従来の故障検出回路では、メモリ装置１６か
ら出力されるテ゛−夕そのままをチェックし素子等の故
障検出を行っていた。従ってラッチ回路２／！の故障ま
で検出することができなかった。
ら出力されるテ゛−夕そのままをチェックし素子等の故
障検出を行っていた。従ってラッチ回路２／！の故障ま
で検出することができなかった。
すなわちエラー検出信号２６が出力されていない場合で
も、□ラッチ回路２４から出力される処理用のデータが
誤っている可能□性があり、故障検出回路の信頼性が低
いという問題があった。
も、□ラッチ回路２４から出力される処理用のデータが
誤っている可能□性があり、故障検出回路の信頼性が低
いという問題があった。
本発明は上記した事情に鑑み、チェックピット等の検査
符号をワード単位で使用している情報処理装置において
・、メモリ装置から読み取られたデータをラッチするた
めのラッチ手段の故障をも検出することのできる故障検
出回路を提供すること、をその目的とする。
符号をワード単位で使用している情報処理装置において
・、メモリ装置から読み取られたデータをラッチするた
めのラッチ手段の故障をも検出することのできる故障検
出回路を提供すること、をその目的とする。
本発明ではラッチ手段のラッチしたデータをチェックす
るチェック手段と、チェックした結果を格納する格納手
段とを故障検出回路に具備させる。
るチェック手段と、チェックした結果を格納する格納手
段とを故障検出回路に具備させる。
そしてラッチ手段の故障をも検出可能とさせる。
、以下実施例につき本発明の詳細な説明する。
第２図は本実施例の故障検出回路を備えた。情報処理装
置の要部を表わしたものである。この装置のラッチ回路
３１は、メモリ装置１６内の、各１１〜１５から出力さ
れるパラレルな、データ１９〜２３をクロッ、り信号２
８．でラッチするためのラッチ回路３１を備えている。
置の要部を表わしたものである。この装置のラッチ回路
３１は、メモリ装置１６内の、各１１〜１５から出力さ
れるパラレルな、データ１９〜２３をクロッ、り信号２
８．でラッチするためのラッチ回路３１を備えている。
ラッチ回路３１でラッチされたパラレルなデータ３２、
〜３６は、後段のデータ処理部分３−７に転送されると
共に、チェック回路２５に人力される。
〜３６は、後段のデータ処理部分３−７に転送されると
共に、チェック回路２５に人力される。
チェック回路２５は、Ｐ、Ｒ，ＯＭ １５に記憶された
パリティピットを基にして１ワード当ヴ１ビツトのエラ
ーを検出する回路である。このチェック回路２５はラッ
チ回路３１の後段に設けられているので、メモリ族り１
１６とラッチ回路３１？双方の故障を検出することがで
きる。これらの部品２の故障の態様と検出の可能性を分
ｖｊすると次の表のようになる。
パリティピットを基にして１ワード当ヴ１ビツトのエラ
ーを検出する回路である。このチェック回路２５はラッ
チ回路３１の後段に設けられているので、メモリ族り１
１６とラッチ回路３１？双方の故障を検出することがで
きる。これらの部品２の故障の態様と検出の可能性を分
ｖｊすると次の表のようになる。
第１表
すなわち、（ｆ）メモリ装置１６の故障でパラレルなデ
ータ１９゛〜２３に１ビツトの誤りが生じたときは、ラ
ッチ回路３１が正常であればチェック回路２５からＨ（
ハイ）レベルの検出信号２６が出力され、故障が検出さ
れる。検出信号２６は、・クロック信号２８の出力され
るタイミングでエラーセット回路２７にセットされる。
ータ１９゛〜２３に１ビツトの誤りが生じたときは、ラ
ッチ回路３１が正常であればチェック回路２５からＨ（
ハイ）レベルの検出信号２６が出力され、故障が検出さ
れる。検出信号２６は、・クロック信号２８の出力され
るタイミングでエラーセット回路２７にセットされる。
（１１）ラッチ回路３１が故障しパラレルなデータ３２
〜３６に１ビツトの誤りが生じたときにも、メモリ装置
１６から出力されるデータ１９〜２３が正常であれば、
同様に故障が検出される。この場合もエラーヤ７）回路
２７．）内容を調、る。と１は一７故障の判別が可能で
ある。（ｉｉｉ ）メモリ装置１゛６とラッチ回路３１
の双方が故障した場合にはりデーり１９〜２３がこれら
の故障によってどのように変化するかによって故障が検
出されたり、されなかったりする。従って１ワードに対
する故障検出の確率は５０％となる。しかしながら双方
が同時に故障する可能性は少ない。またあるワードにつ
いて故障が検出されなくても、他のワードについて故障
が検出される可能性がある。すなわちこのケースでも故
障検出回路が故障を検出することのできる確率は十分高
いということができる。
〜３６に１ビツトの誤りが生じたときにも、メモリ装置
１６から出力されるデータ１９〜２３が正常であれば、
同様に故障が検出される。この場合もエラーヤ７）回路
２７．）内容を調、る。と１は一７故障の判別が可能で
ある。（ｉｉｉ ）メモリ装置１゛６とラッチ回路３１
の双方が故障した場合にはりデーり１９〜２３がこれら
の故障によってどのように変化するかによって故障が検
出されたり、されなかったりする。従って１ワードに対
する故障検出の確率は５０％となる。しかしながら双方
が同時に故障する可能性は少ない。またあるワードにつ
いて故障が検出されなくても、他のワードについて故障
が検出される可能性がある。すなわちこのケースでも故
障検出回路が故障を検出することのできる確率は十分高
いということができる。
もちろん故障検出はパリティビット以外の他の検査符号
を用いて行うこともでき、取り扱うデータの重要性に応
じて故障検出の精度を高めることができる。
を用いて行うこともでき、取り扱うデータの重要性に応
じて故障検出の精度を高めることができる。
以上説明した実施例ではメモリ装置をＦＲＯＭによって
構成したが、ＲＡＭ（ランダム・アクセス・メモリ）を
使用した装置であっても同様に故障の検出を行うことが
できる。
構成したが、ＲＡＭ（ランダム・アクセス・メモリ）を
使用した装置であっても同様に故障の検出を行うことが
できる。
このように本発明によればラッチ回路の後段に故障検出
のためのチェック回路を設けたので、広範囲の故障検出
が可能となり、情報処理装置の信頼性を向上させること
ができる。またラッチ回路専用に故障休出用の回路素子
を配置する必要がないので、情報処理装置のコストアン
プを招くおそれもない。
のためのチェック回路を設けたので、広範囲の故障検出
が可能となり、情報処理装置の信頼性を向上させること
ができる。またラッチ回路専用に故障休出用の回路素子
を配置する必要がないので、情報処理装置のコストアン
プを招くおそれもない。
第１図は従来の故障検出回路を採用した情報処理装置の
要部を示すブロック図、第２図は本発明の一実施例にお
ける故障検出回路を採用した情報処理装置の要部を示す
ブロック図である。 １９〜２３．３２〜３６・・・・・データ、２５・・・
・・チェック回路（チェック手段）、２６・・・・・・
エラー検出信号、 ２７・・・・・エラーセット回路（格納手段）、３１・
・・・ラッチ回路（ラッチ手段）３゜出願人 富士七ロックス株式会社 代理人 弁理士、山 内 梅 ｕｒ 、 １１ ・１１
要部を示すブロック図、第２図は本発明の一実施例にお
ける故障検出回路を採用した情報処理装置の要部を示す
ブロック図である。 １９〜２３．３２〜３６・・・・・データ、２５・・・
・・チェック回路（チェック手段）、２６・・・・・・
エラー検出信号、 ２７・・・・・エラーセット回路（格納手段）、３１・
・・・ラッチ回路（ラッチ手段）３゜出願人 富士七ロックス株式会社 代理人 弁理士、山 内 梅 ｕｒ 、 １１ ・１１
Claims (1)
- 処理すべきデータとこれらのデータに対して用意された
検査用のデータとを記憶したメモリ装置と、このメモリ
装置から読み出されたデータをラッチするラッチ手段と
を備えた情報処理装置において、ラッチ手段のラッチし
たデータの誤りをこのラッチ手段によってラッチされた
前記検査用のデータを用いてチェックするチェック手段
と、このチェック手段のチェック内容を格納する格納手
段とを具備することを特徴とする故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956483A JPS6043753A (ja) | 1983-08-18 | 1983-08-18 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956483A JPS6043753A (ja) | 1983-08-18 | 1983-08-18 | 故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043753A true JPS6043753A (ja) | 1985-03-08 |
Family
ID=15477930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14956483A Pending JPS6043753A (ja) | 1983-08-18 | 1983-08-18 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344081A2 (en) * | 1988-05-26 | 1989-11-29 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| EP0399761A2 (en) * | 1989-05-22 | 1990-11-28 | Tandem Computers Incorporated | Parity substitution apparatus and method |
-
1983
- 1983-08-18 JP JP14956483A patent/JPS6043753A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344081A2 (en) * | 1988-05-26 | 1989-11-29 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| EP0399761A2 (en) * | 1989-05-22 | 1990-11-28 | Tandem Computers Incorporated | Parity substitution apparatus and method |
| US5515381A (en) * | 1989-05-22 | 1996-05-07 | Tandem Computers Incorporated | Sequential parity correction for error-correcting RAM array |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4964130A (en) | System for determining status of errors in a memory subsystem | |
| US4964129A (en) | Memory controller with error logging | |
| JPH0417535B2 (ja) | ||
| US4926426A (en) | Error correction check during write cycles | |
| US4858236A (en) | Method for error correction in memory system | |
| JPS6043753A (ja) | 故障検出回路 | |
| JPH01280838A (ja) | パリティ再生自己チェッキング | |
| JPS60188000A (ja) | 読み出し専用メモリ | |
| JPS61226853A (ja) | 半導体メモリにおける誤り検出訂正機能テスト回路 | |
| JPH0689236A (ja) | ランダムアクセスメモリ監視回路 | |
| JPH03147041A (ja) | エラー訂正システム | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JPS6373437A (ja) | パリテイ回路検査方式 | |
| KR20000025213A (ko) | 고신뢰성을 갖는 메모리의 기록 및 판독 방법 | |
| JPS62235649A (ja) | 情報処理装置 | |
| CN115543681A (zh) | 半导体装置和错误检测方法 | |
| JPS6327940A (ja) | 記憶制御装置 | |
| JPS63311457A (ja) | 記憶装置のデ−タ読出回路 | |
| JPH038039A (ja) | メモリ固定障害の検出回路 | |
| JPH0683718A (ja) | 障害検出回路 | |
| JPS598061A (ja) | エラ−訂正・検出回路の診断方法 | |
| JPH11118890A (ja) | 回路故障検出方法及び回路故障検出回路 | |
| JPS63141153A (ja) | 半導体外部記憶装置 | |
| JPS61226852A (ja) | 半導体メモリにおける誤り検出訂正機能不良点検回路 | |
| JPS62221756A (ja) | 記憶装置 |