JPS61226852A - 半導体メモリにおける誤り検出訂正機能不良点検回路 - Google Patents
半導体メモリにおける誤り検出訂正機能不良点検回路Info
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- JPS61226852A JPS61226852A JP60066871A JP6687185A JPS61226852A JP S61226852 A JPS61226852 A JP S61226852A JP 60066871 A JP60066871 A JP 60066871A JP 6687185 A JP6687185 A JP 6687185A JP S61226852 A JPS61226852 A JP S61226852A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係シ、特に同一チ、！上に誤
り検出訂正回路（エラー・コレクティング・コード回路
、ＦＣＣ回路ンを搭載した半導体メそすにおけるＥＣＣ
機能不良点検回路に関する。
り検出訂正回路（エラー・コレクティング・コード回路
、ＦＣＣ回路ンを搭載した半導体メそすにおけるＥＣＣ
機能不良点検回路に関する。
半導体メモリの大容量化に伴ない、結晶欠陥による製造
歩留ｐの低下が問題となってきた。
歩留ｐの低下が問題となってきた。
この対策として冗長回路を内蔵するようになったが、こ
れは製造段階で発見された不良のメモリセルを冗長用メ
モリセルと切り換えて救済するものであ夛、この切り換
え操作に時間、手間が必要であった。これに代わるもの
として大形計算機で採用されているＥＣＣ方式を応用し
たＥＣＣ回路をメモリチップ上に搭載することが一部で
行なわれるようになった。これはデータ用のメモリセル
の他に検査符号（／４リティビット）用のメモリセルを
設け、この検査符号に基いてデータビ、ト中の誤りを自
動的に検出して訂正する機能を持たせたものである。こ
の場合、チ、グ上での実現の容易性の点でデータビット
中の誤りがエビ、トの場合のみ自動訂正を行なうＥＣＣ
回路が通常用いられる。
れは製造段階で発見された不良のメモリセルを冗長用メ
モリセルと切り換えて救済するものであ夛、この切り換
え操作に時間、手間が必要であった。これに代わるもの
として大形計算機で採用されているＥＣＣ方式を応用し
たＥＣＣ回路をメモリチップ上に搭載することが一部で
行なわれるようになった。これはデータ用のメモリセル
の他に検査符号（／４リティビット）用のメモリセルを
設け、この検査符号に基いてデータビ、ト中の誤りを自
動的に検出して訂正する機能を持たせたものである。こ
の場合、チ、グ上での実現の容易性の点でデータビット
中の誤りがエビ、トの場合のみ自動訂正を行なうＥＣＣ
回路が通常用いられる。
ところで、このようなチ、グ上のＥＣＣ回路自体が正常
に動作するか否かをチェックする必要があシ、たとえば
次のような方法によりチェックを行なっていた。先ず、
外部制御信号入力によりＥＣＣ回路を非動作状態に設定
制御する。この状態でメモリセルからデータを読み出し
、１つの読み出し対（たとえば８ピツトのデータビ、ト
と４ピツトの・やりティビット）における８ピ、トのデ
ータビットのうち１ピツトのみ誤シが発生しているデー
タ（誤シデータ）を探す。
に動作するか否かをチェックする必要があシ、たとえば
次のような方法によりチェックを行なっていた。先ず、
外部制御信号入力によりＥＣＣ回路を非動作状態に設定
制御する。この状態でメモリセルからデータを読み出し
、１つの読み出し対（たとえば８ピツトのデータビ、ト
と４ピツトの・やりティビット）における８ピ、トのデ
ータビットのうち１ピツトのみ誤シが発生しているデー
タ（誤シデータ）を探す。
次に、ＥＣＣ回路を動作状態にして同じアドレスのまま
上記誤りデータを読み出し、この読み出しデータが正し
く訂正されているか否かをチェックする。
上記誤りデータを読み出し、この読み出しデータが正し
く訂正されているか否かをチェックする。
しかし、上記方法では、不良が発生している読み出しデ
ータ対に対してはＦＣＣ機能チェ、りが可能であるが、
もしＥＣＣ回路が正常に動作しない場合その原因を調査
するのが困難である。
ータ対に対してはＦＣＣ機能チェ、りが可能であるが、
もしＥＣＣ回路が正常に動作しない場合その原因を調査
するのが困難である。
即ち、たとえば４ピツトのパリティビット中に１ピツト
の誤りがある場合とか・臂すティピット読み出し系にハ
ード的なエラーが存在する場合には、この読み出しデー
タ対については１ビツト誤シの訂正が不可能であるが、
このような場合１ピツト誤９０訂正ができない原因を調
査するのが困難である。このように誤り訂正ができない
場合を考えると、その原因であるパリティビットの誤り
とかパリティピット読み出し系のハードエラーの有無に
対するチェ、りができることが望ましいが、従来はパリ
ティビットのデータを外部に読み出せないのでそのチェ
、りを容易に行なうことは困難であった。
の誤りがある場合とか・臂すティピット読み出し系にハ
ード的なエラーが存在する場合には、この読み出しデー
タ対については１ビツト誤シの訂正が不可能であるが、
このような場合１ピツト誤９０訂正ができない原因を調
査するのが困難である。このように誤り訂正ができない
場合を考えると、その原因であるパリティビットの誤り
とかパリティピット読み出し系のハードエラーの有無に
対するチェ、りができることが望ましいが、従来はパリ
ティビットのデータを外部に読み出せないのでそのチェ
、りを容易に行なうことは困難であった。
本発明は上記の事情に鑑みてなされたもので、外部制御
信号入力によ？） 、４ リティビットのデータをデー
タビットのデータと切り換えてデータ出力端子から読み
出すことができ、ＥＣＣ回路が正常に動作しない場合の
原因を容易に点検し得る半導体メモリにおける誤り検出
訂正機能不良点検回路を提供するものである。
信号入力によ？） 、４ リティビットのデータをデー
タビットのデータと切り換えてデータ出力端子から読み
出すことができ、ＥＣＣ回路が正常に動作しない場合の
原因を容易に点検し得る半導体メモリにおける誤り検出
訂正機能不良点検回路を提供するものである。
即ち、本発明は、半導体メモリに内蔵されたＥＣＣ回路
の出力側で外部制御信号入力によ多制御されてノ臂すテ
ィｔットのデータをデータビ。
の出力側で外部制御信号入力によ多制御されてノ臂すテ
ィｔットのデータをデータビ。
トのデータと切り換えてデータ出力回路側へ送るデータ
切換回路を設けたことを特徴とするものである。
切換回路を設けたことを特徴とするものである。
これによって、ＥＣＣ回路の動作不良の原因調査に際し
て、前記データ切換回路によｆ） ａｐリティピ、トの
データを出力端子に読み出し、パリティビットのデータ
が正しいかどうか、またパリティビット読み出し系が正
常に動作しているかどうかを容易に点検できる・ 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細に説明す
る。図面はハードエラー救済を主目的としてＥＣＣ回路
を内蔵したマスクＲＯＭ （読出し専用メモリ）の一部
を示しておシ、データ用メモリセル群からたとえば８ピ
、トのデータビ、）Ｄｏ−Ｄｙが読み出され、検査ピッ
ト用メモリセル鮮からたとえば４ピツトのノやリティピ
ｙ）Ｐｏ〜Ｐ３が読み出されるものとする。上記データ
ビットＤ６〜Ｄ７および／４’リティピットＰ０〜Ｐ３
は１ビ、ト誤９検出回路１に入力する。この１ビ、ト誤
シ検出回路１は、上記データビ、ト入力とパリティビッ
ト入力とを所定の符号語（たとえばハミングコード）と
見てデータビ、ト中に１ビ、トの誤りがある場合を検出
するものである。
て、前記データ切換回路によｆ） ａｐリティピ、トの
データを出力端子に読み出し、パリティビットのデータ
が正しいかどうか、またパリティビット読み出し系が正
常に動作しているかどうかを容易に点検できる・ 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細に説明す
る。図面はハードエラー救済を主目的としてＥＣＣ回路
を内蔵したマスクＲＯＭ （読出し専用メモリ）の一部
を示しておシ、データ用メモリセル群からたとえば８ピ
、トのデータビ、）Ｄｏ−Ｄｙが読み出され、検査ピッ
ト用メモリセル鮮からたとえば４ピツトのノやリティピ
ｙ）Ｐｏ〜Ｐ３が読み出されるものとする。上記データ
ビットＤ６〜Ｄ７および／４’リティピットＰ０〜Ｐ３
は１ビ、ト誤９検出回路１に入力する。この１ビ、ト誤
シ検出回路１は、上記データビ、ト入力とパリティビッ
ト入力とを所定の符号語（たとえばハミングコード）と
見てデータビ、ト中に１ビ、トの誤りがある場合を検出
するものである。
誤）ピット指摘回路２は、上記１ピット誤シ検出回路１
の検出出力を受けてデータビ、トＤ、％Ｄ、中のどの１
ピツトが誤っているかを検出して誤シピット指摘出力を
１ピット誤シ訂正回路３へ与えるものである。この１ビ
、ト誤り訂正回路３には前記データピッ）Ｄｏ％Ｄ。
の検出出力を受けてデータビ、トＤ、％Ｄ、中のどの１
ピツトが誤っているかを検出して誤シピット指摘出力を
１ピット誤シ訂正回路３へ与えるものである。この１ビ
、ト誤り訂正回路３には前記データピッ）Ｄｏ％Ｄ。
も入力し、ここではデータビ、トＤｏ〜Ｄγが前記誤り
ピット指摘出力により指摘されない場合にはそのまま通
過し、前記誤りピット指摘出力により指摘された場合に
は指摘された１ビ。
ピット指摘出力により指摘されない場合にはそのまま通
過し、前記誤りピット指摘出力により指摘された場合に
は指摘された１ビ。
トが反転（訂正）されて出力するが残りのデータビット
はそのまま通過するようになっている。
はそのまま通過するようになっている。
即ち、上記１ピット誤ル訂正回路３は、たとえば、８個
の排他的オア回路の各一方の入力としてデータビットを
、各他方の入力として対応する誤多ピ、ト指摘出力を与
えることで実現可能である。上記１ビット誤り検出回路
１、誤カビ、ト指摘回路２．１ピ、ト誤ｐ訂正回路３は
、１ビット誤り検出訂正用のＥＣＣ回路４を構成してい
る。５は上記ＥＣＣ回路４を非動作状態に設定制御する
ためのＥＣＣ機能無効制御信号発生回路であり、ウェハ
ー上に形成されるツヤ、ドあるいはメモリチップ上の・
臂、ドあるいはこれに接続されたメモリ集積回路の外部
ピンである制御端子６に外部からＥＣＣ機能無効制御信
号（通常の制御信号レベルでもよく高電圧レベルでもよ
い。）が必要に応じて与えられたときに、これを検出し
て所定レベルのＥＣＣ機能無効制御信号を発生してたと
えば前記誤ｐビット指摘回路２に与えてその動作を禁止
させるものである。
の排他的オア回路の各一方の入力としてデータビットを
、各他方の入力として対応する誤多ピ、ト指摘出力を与
えることで実現可能である。上記１ビット誤り検出回路
１、誤カビ、ト指摘回路２．１ピ、ト誤ｐ訂正回路３は
、１ビット誤り検出訂正用のＥＣＣ回路４を構成してい
る。５は上記ＥＣＣ回路４を非動作状態に設定制御する
ためのＥＣＣ機能無効制御信号発生回路であり、ウェハ
ー上に形成されるツヤ、ドあるいはメモリチップ上の・
臂、ドあるいはこれに接続されたメモリ集積回路の外部
ピンである制御端子６に外部からＥＣＣ機能無効制御信
号（通常の制御信号レベルでもよく高電圧レベルでもよ
い。）が必要に応じて与えられたときに、これを検出し
て所定レベルのＥＣＣ機能無効制御信号を発生してたと
えば前記誤ｐビット指摘回路２に与えてその動作を禁止
させるものである。
一方、データ切換回路７は前記１ピット誤シ訂正回路３
の出力データビ７）Ｄｏ−ＤｙのうちたとえばＤ４〜Ｄ
７と前記／４リティビ、トＰｏ ％Ｐ、とを選択信号に
応じて切り換えてデータ出力回路側へ送り出すものであ
り、上記出力データビットＤ、％Ｄ、のうちＤｏ〜Ｄ３
はデータ切換回路７を経ることなくデータ出力回路へ送
られる。上記データ切換回路７の構成は、たとえば前記
データピッ）Ｄ４〜Ｄγが各対応して一端に入力するト
ランスファダート用のＭＯＳ（絶縁ｒ−ト型）トランジ
スタで４〜で７とｚＪ？ リティピッ）Ｐａ〜Ｐ３が各
対応して一端に入力するトランスファダート用のＭＯＳ
）ランジスタＴ′４ 〜ｆｉｌ／、 とを有し、上記
トランジスタＴ４〜Ｔ７とトランジスタＴ′４〜Ｔ′７
との各対応する他端同志が接続（ワイヤードオア接続
）されたものである。８はデータ切換信号発生回路であ
フ、制御端子（ウェハー上に形成されるパッドあるいは
メモリチアゾ上の・母、ドあるいはこれに接続されたメ
モリ集積回路の外部ピン）９に外部からデータ切換信号
（通常の制御信号レベルでもよく高電圧レベルでもよい
、）が必要に応じて与えられたときに、これを検出して
所定レベルのデータ切換信号を発生して前記データ切換
回路７におけるｚ４ リティピ、ト転送用のトランジス
タＴ／４〜Ｔ ／、の各ダートに与えるものである。ま
た、上記データ切換信号発生回路８の出力端にインバー
タ１００入力端が接続されてお）、このインバータ１０
の出力端は前記データ切換回路７におけるデータビット
転送用のトランジスタＴ４〜Ｔ７の各ｒ−トに接続され
ている。
の出力データビ７）Ｄｏ−ＤｙのうちたとえばＤ４〜Ｄ
７と前記／４リティビ、トＰｏ ％Ｐ、とを選択信号に
応じて切り換えてデータ出力回路側へ送り出すものであ
り、上記出力データビットＤ、％Ｄ、のうちＤｏ〜Ｄ３
はデータ切換回路７を経ることなくデータ出力回路へ送
られる。上記データ切換回路７の構成は、たとえば前記
データピッ）Ｄ４〜Ｄγが各対応して一端に入力するト
ランスファダート用のＭＯＳ（絶縁ｒ−ト型）トランジ
スタで４〜で７とｚＪ？ リティピッ）Ｐａ〜Ｐ３が各
対応して一端に入力するトランスファダート用のＭＯＳ
）ランジスタＴ′４ 〜ｆｉｌ／、 とを有し、上記
トランジスタＴ４〜Ｔ７とトランジスタＴ′４〜Ｔ′７
との各対応する他端同志が接続（ワイヤードオア接続
）されたものである。８はデータ切換信号発生回路であ
フ、制御端子（ウェハー上に形成されるパッドあるいは
メモリチアゾ上の・母、ドあるいはこれに接続されたメ
モリ集積回路の外部ピン）９に外部からデータ切換信号
（通常の制御信号レベルでもよく高電圧レベルでもよい
、）が必要に応じて与えられたときに、これを検出して
所定レベルのデータ切換信号を発生して前記データ切換
回路７におけるｚ４ リティピ、ト転送用のトランジス
タＴ／４〜Ｔ ／、の各ダートに与えるものである。ま
た、上記データ切換信号発生回路８の出力端にインバー
タ１００入力端が接続されてお）、このインバータ１０
の出力端は前記データ切換回路７におけるデータビット
転送用のトランジスタＴ４〜Ｔ７の各ｒ−トに接続され
ている。
なお、前記ｇｃｃ機能無効制御信号発生回路５およびデ
ータ切換信号発生回路８は、それぞれたとえばレベル変
換用のイン・ぐ−夕を２段用いて構成可能である。また
、制御端子６．９は、前述した機能用として専用のもの
を設けてもよいが、他の機能用のものを共用して制御信
号のタイミングレベル等により機能を使い分けるように
してもよい。
ータ切換信号発生回路８は、それぞれたとえばレベル変
換用のイン・ぐ−夕を２段用いて構成可能である。また
、制御端子６．９は、前述した機能用として専用のもの
を設けてもよいが、他の機能用のものを共用して制御信
号のタイミングレベル等により機能を使い分けるように
してもよい。
上記構成のマスクＲＯＭは、通常動作時には制御端子６
，９が０”レベルであ夛、ＥＣＣ回路４は動作状態であ
り、データ切換信号発生回路８の出力は＠０”レベル、
インバータ１０の出力岐＠１＃レベルであり、データ切
換回路７においてはデータビ、ト転送用トランジスタＴ
。
，９が０”レベルであ夛、ＥＣＣ回路４は動作状態であ
り、データ切換信号発生回路８の出力は＠０”レベル、
インバータ１０の出力岐＠１＃レベルであり、データ切
換回路７においてはデータビ、ト転送用トランジスタＴ
。
〜Ｔ７がデータ転送可能であってパリティピット転送用
トランジスタＴ／４〜Ｔ／、はオフ状態になっている。
トランジスタＴ／４〜Ｔ／、はオフ状態になっている。
いま、上記ＲＯＭにおけるＥＣＣ回路４のテストがたと
えば製造段階でのウェハーソート時においてたとえば前
述した従来と同様な方法により行なわれた結果、ＥＣＣ
回路４が正常に動作しなかった場合にその原因を点検す
る必要が生じたとする。この場合には、制御端子９に″
ｌ”レベルの制御信号を与えると、データ切換信号発生
回路８の出力が＠１ｍレベルになり、インバータ１０の
出力が１０ルベルになるので、データ切換回路１におい
てはデータビット転送用トランジスタＴ４〜Ｔ１がオフ
状態になシ、パリティビット転送用ト２ンジスタＴ′４
〜Ｔ’ｙ カデータ転送可能状態になる。したがって、
このときデータ出力回路を経て出力端子に出力するデー
タはデータビｙ）Ｄｏ〜Ｄ、とパＩ） ｆイビットＰｏ
〜Ｐ３とからなるので、とのノ量リティビ、）Ｐｏ−Ｐ
ｇをチェックすることによｐ ｚ４リティビットに１ピ
ット誤りがあるか・臂すティピット読出し系にハードエ
ラーがあるかを容易にチェックすることができる。
えば製造段階でのウェハーソート時においてたとえば前
述した従来と同様な方法により行なわれた結果、ＥＣＣ
回路４が正常に動作しなかった場合にその原因を点検す
る必要が生じたとする。この場合には、制御端子９に″
ｌ”レベルの制御信号を与えると、データ切換信号発生
回路８の出力が＠１ｍレベルになり、インバータ１０の
出力が１０ルベルになるので、データ切換回路１におい
てはデータビット転送用トランジスタＴ４〜Ｔ１がオフ
状態になシ、パリティビット転送用ト２ンジスタＴ′４
〜Ｔ’ｙ カデータ転送可能状態になる。したがって、
このときデータ出力回路を経て出力端子に出力するデー
タはデータビｙ）Ｄｏ〜Ｄ、とパＩ） ｆイビットＰｏ
〜Ｐ３とからなるので、とのノ量リティビ、）Ｐｏ−Ｐ
ｇをチェックすることによｐ ｚ４リティビットに１ピ
ット誤りがあるか・臂すティピット読出し系にハードエ
ラーがあるかを容易にチェックすることができる。
なお、本発明はＲＯＭに限らず書き込み／読み出し可能
なメモリにＥＣＣ回路を内蔵する場合にも適用可能であ
る。
なメモリにＥＣＣ回路を内蔵する場合にも適用可能であ
る。
上述したように本発明の半導体メモリにおけるＥＣＣ機
能不良点検回路によれば、外部制御信号によｐ ａｐリ
ティピットのデータをデータビットのデータと切り換え
てデータ出力端子から読み出すことができるので、ＥＣ
Ｃ回路が正常に動作しない場合の原因を容易に点検でき
る。
能不良点検回路によれば、外部制御信号によｐ ａｐリ
ティピットのデータをデータビットのデータと切り換え
てデータ出力端子から読み出すことができるので、ＥＣ
Ｃ回路が正常に動作しない場合の原因を容易に点検でき
る。
図面は本発明の一実施例に係るマスクＲＯＭにおけるＥ
ＣＣ機能不良点検回路を示す構成説明図である。 ４・・・ＥＣＣ回路、７・・・データ切換回路、８・・
・データ切換信号発生回路、９・・・制御端子、１０・
・・インバータ、Ｔ４〜Ｔ７ ＊ Ｔ’４〜Ｔ／、・
・・ＭＯＳ ）ランジスタ。
ＣＣ機能不良点検回路を示す構成説明図である。 ４・・・ＥＣＣ回路、７・・・データ切換回路、８・・
・データ切換信号発生回路、９・・・制御端子、１０・
・・インバータ、Ｔ４〜Ｔ７ ＊ Ｔ’４〜Ｔ／、・
・・ＭＯＳ ）ランジスタ。
Claims (1)
- 半導体メモリに内蔵された誤り検出訂正回路の出力側で
外部制御信号入力により制御されてパリティビットのデ
ータをデータビットのデータと切り換えてデータ出力回
路側へ送るデータ切換回路を設けてなることを特徴とす
る半導体メモリにおける誤り検出訂正機能不良点検回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066871A JPS61226852A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能不良点検回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066871A JPS61226852A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能不良点検回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226852A true JPS61226852A (ja) | 1986-10-08 |
Family
ID=13328357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066871A Pending JPS61226852A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能不良点検回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211700A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | 読出し専用メモリ |
-
1985
- 1985-03-30 JP JP60066871A patent/JPS61226852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211700A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | 読出し専用メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
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